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J-GLOBAL ID：201002250547401742   整理番号：10A0967655

FIFOとPLRUをキャッシュ置換ポリシとする高速なキャッシュ構成シミュレーション手法

著者 (4件)： 多和田雅師 (早稲田大 大学院基幹理工学研究科) ,  柳澤政生 (早稲田大 大学院基幹理工学研究科) ,  大附辰夫 (早稲田大 大学院基幹理工学研究科) ,  戸川望 (早稲田大 大学院基幹理工学研究科)
資料名： 情報処理学会シンポジウム論文集  (情報処理学会ワークショップ論文集)
巻： 2010  号： 7  ページ： 63-68  発行年： 2010年08月26日 
JST資料番号： Y0978B  ISSN： 1344-0640  資料種別： 会議録 (C)
記事区分： 短報  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 一般にプロセッサのキャッシュ構成はセット数,ブロックサイズ,連想度のパラメータが存在する。組込みシステムでは対象とするアプリケーションが限定されているため,そのキャッシュ構成を最適化することができる。対象アプリケーションに対しキャッシュ置換ポリシとしてLRUを仮定し,これら3つのキャッシュパラメータを変化させたときのキャッシュヒット/ミス数を正確に,かつきわめて高速にシミュレーションする手法としてCRCB手法が提案されている。ところが多くのキャッシュは,キャッシュ置換ポリシとしてFIFOやPLRUを持つ。本稿では組込みアプリケーションを対象にFIFOやPLRUといったキャッシュ置換ポリシを持つキャッシュ構成シミュレーションの高速化アルゴリズムを提案する。まず,キャッシュ置換ポリシとしてLRUを対象とするCRCB手法はFIFOやPLRUを含む他のキャッシュ置換ポリシに適用できることを証明する。次に,FIFOやPLRUに対し,キャッシュの性質を利用することで,連想度が異なる複数のキャッシュ構成を一括してシミュレーションしヒット/ミスを判定する手法を提案する。計算機実験の結果,従来のFIFOやPLRUを対象とするキャッシュ構成シミュレータに対し最大300倍高速に,複数のキャッシュ構成のヒット/ミス数を正確に判定できた。(著者抄録)

シソーラス用語： *キャッシュメモリ ,  計算機シミュレーション ,  比率 ,  シミュレータ ,  高速化 ,  FIFO ,  *スケジューリング ,  記憶管理 ,  *記憶制御
準シソーラス用語： LRU ,  キャッシュヒット率 ,  キャッシュミス率 ,  *キャッシュ置換ポリシー ,  計算機実験

分類 (2件)： 記憶方式  (JC02040V) ,  オペレーティングシステム  (JD03020J)

タイトルに関連する用語 (5件)： FIFO ,  キャッシュ ,  置換 ,  シミュレーション ,  手法