65nm CMOSにおける3ワット39.8~44.6Gb/s二重モードSFI5.2SerDesチップセット

NEDOVIC Nikola; KRISTENSSON Anders; PARIKH Samir; REDDY Subodh; MCLEOD Scott; TZARTZANIS Nestoras; KANDA Kouichi; YAMAMOTO Takuji; MATSUBARA Satoshi; KIBUNE Masaya; DOI Yoshiyasu; IDE Satoshi; TSUNODA Yukito; YAMABANA Tetsuji; SHIBASAKI Takayuki; TOMITA Yasumoto; HAMADA Takayuki; SUGAWARA Mariko; IKEUCHI Tadashi; KUWATA Naoki; TAMURA Hirotaka; OGAWA Junji; WALKER William

文献

J-GLOBAL ID：201002252820946040 整理番号：10A1065989

65nm CMOSにおける3ワット39.8~44.6Gb/s二重モードSFI5.2SerDesチップセット

A 3 Watt 39.8-44.6Gb/s Dual-Mode SFI5.2 SerDes Chip Set in 65nm CMOS

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資料名：
巻： 45 号： 10 ページ： 2016-2029 発行年： 2010年10月
JST資料番号： B0761A ISSN： 0018-9200 CODEN： IJSCBC 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

39.8~44.6Gb/sのアグリゲート速度のための二チップCMOS直列化器-非直列化器(SERDES)を作製し,測定した。2×20Gb/s DQPSK及び1×40Gb/s NRZ両モードのサポートは,広範囲のトランスポンダにおける応用を可能にした。最近のSFI5.2標準の採用は,4の因数まで電気的TX/RXピン数を低減し,より小さいIC,より小さいパッケージ,及びより小さいモジュールを可能にした。インダクタの最小使用,及び論理動作のための16×2.5Gb/sへの内部的逆多重化は,設計努力を軽減し,3W電力消費を実現するのを助けた。

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通信方式一般

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