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J-GLOBAL ID：201002253764059903   整理番号：10A0277189

ハードウェアデバッグ支援のためのエラー入出力トレースの上位レベル設計における再現手法

A Metho of Reproducing Iuput/Ouput Error Taace on High-level Design for Hardware Debug Support

著者 (5件)： LEE Yeonbok (Univ. Tokyo, Tokyo) ,  NISHIHARA Tasuku (Univ. Tokyo, Tokyo) ,  MATSUMOTO Takeshi (Univ. Tokyo, Tokyo) ,  FUJITA Masahiro (Univ. Tokyo, Tokyo) ,  FUJITA Masahiro (JST-CREST)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 109  号： 416(DC2009 65-77)  ページ： 25-30  発行年： 2010年02月08日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： LSIの大規模化・複雑化において,製造後デバッグが生産性向上のボトルネックとなってきている。製造後デバッグは従来では主にRTLシミュレーションによって行われてきたが,RTLでは遅いシミュレーション速度のため十分な検討が不可能な場合が多い。本研究では,チップで得られた入出力トレースを,上位の動作レベル設計記述に適用できるように再現し,上位でデバッグを行うための入出力トレース再現手法を提案する。デバッグの領域を上位に持ち上げることによって,高い可読性や設計記述量の低減などの利点が得られ,デバッグ効率を向上できる。また,例題設計を用いて提案手法の有効性を試した結果を示す。(著者抄録)

シソーラス用語： *回路試験 ,  *デバッギング ,  *LSI【IC】 ,  *システム設計
準シソーラス用語： *高位設計

分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  CAD,CAM  (JE10000A)

引用文献 (6件)：

• SCHUBERT, Tom. High Level Formal Verification of Next-Generation Microprocessors. Proc. of Design Automation Conference, 2003. 2003, 1-6
• Collett ASIC/IC Verification Study. 2004
• ABRAMOVICI, Miron. A Reconfigurable Design-for-Debug Infrastructure for SoCs. Proc. of Design Automation Conference, 2006. 2006, 7-12
• ULRICH, Rainer. Debugging of FPGA based Prototypes-A Case Study. Proc. of Design, Automation and Test in Europe Conference, Designer's Forum, 2001. 2001, 109-113
• LEE, Y. A Post-Silicon Debug Support Using High-level Design Description. Proc. of The 18th Asian Test Symposium, Nov. 2009. 2009, 141-147

タイトルに関連する用語 (8件)： ハードウェア ,  デバッグ ,  支援 ,  エラー ,  入出力 ,  トレース ,  設計 ,  手法