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J-GLOBAL ID：201002254634648180   整理番号：10A0846849

LEDR/4相デュアルレールハイブリッドアーキテクチャに基づく非同期FPGA

An Asynchronous FPGA Based on LEDR/4-Phase-Dual-Rail Hybrid Architecture

著者 (4件)： ISHIHARA Shota (Tohoku Univ., Sendai-shi, JPN) ,  KOMATSU Yoshiya (Tohoku Univ., Sendai-shi, JPN) ,  HARIYAMA Masanori (Tohoku Univ., Sendai-shi, JPN) ,  KAMEYAMA Michitaka (Tohoku Univ., Sendai-shi, JPN)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E93-C  号： 8  ページ： 1338-1348  発行年： 2010年08月01日 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本稿では,4相デュアルレール符号化とLEDR(レベル符号化デュアルレール)符号化を結合する非同期FPGAを提案した。4相デュアルレール符号化を機能ユニットの小面積と低電力を達成するために採用し,一方LEDR符号化をプログラムできる配線ソースを使ったデータ変換のための高スループットと低電力を達成するため採用した。面積効率の良いプロトコル変換器とそれらの制御回路をトランジスタレベル実用化でまた提案した。提案したFPGAをe-Shuttle65nm CMOSプロセスを使って設計した。4相デュアルレールに基づくFPGAに比べて,スループットを殆ど同じトランジスタ数で69%まで増加した。LEDRに基づくFPGAに比べて,トランジスタ数を殆ど同じスループットで47%まで低減した。電力消費に関しては,提案したFPGAは4相デュアルレールに基づくそしてLEDRに基づくFPGAに比較して最も低い電力を達成した。同期FPGAに比べ,提案したFPGAは仕事負荷が35%低い時最小の電力消費を持った。(翻訳著者抄録)

シソーラス用語： 雑種 ,  計算機アーキテクチャ ,  *非同期処理 ,  *FPGA ,  *符号化 ,  データ変換 ,  スループット ,  MOSFET ,  作業負荷 ,  変換 ,  プロトコル
準シソーラス用語： CMOSプロセス ,  プロトコル変換

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (17件)：

• GEORGE, H. Z. V. The design of a low energy FPGA. Proc. International Symposium on Low Power Electronics and Design, 1999. 1999, 188-193
• Gated clock conversion with Synplicity's synthesis products. 2003
• ZHANG, Y. Clock-gating in FPGAs : A novel and comparative evaluation. Proc. EUROMICRO Conference on Digital System Design (DSD'06). 2006, 584-590
• TEIFEL, J. An asynchronous dataflow FPGA architecture. IEEE Trans. Comput. 2004, 53, 11, 1376-1392
• MANOHAR, R. Reconfigurable asynchronous logic. Proc. IEEE Custom Integrated Circuits Conference, 2006. 2006, 13-20

タイトルに関連する用語 (2件)： 非同期 ,  FPGA