抄録/ポイント:
抄録/ポイント
文献の概要を数百字程度の日本語でまとめたものです。
部分表示の続きは、JDreamⅢ(有料)でご覧頂けます。
J-GLOBALでは書誌(タイトル、著者名等)登載から半年以上経過後に表示されますが、医療系文献の場合はMyJ-GLOBALでのログインが必要です。
ナノ規模CMOS LSIの最低動作電圧Vminが,65ナノメートルのデバイス世代で面している1-V壁を破って,0.5-V以下の時代へのドアを開けるために調査される。速度変動率を使用する新手法が,Vminを評価するために提案される。それは,Vminが酸化金属半導体電界効果トランジスターの最も低い必要な敷居電圧Vtoと,そして,しきい値変化ΔVtに非常に敏感であることを示している。これはデバイススケーリングによって,より重要になる。その結果,低いVt0回路,およびΔVt-immune酸化金属半導体電界効果トランジスターがVminを低減するために必要である。メモリ豊富なLSIに対して,最も高いVmいnを持っているので,SRAMブロックは特に問題が多い。様々な手法は,Vminを減少させるためにこのようにして提案される。RAM修復を使用,データ行を短くしてアップサイジングし,よりはリラックスしたMOSFETスケーリングを使用する。他の回路ブロック,二元的なVto,およびデュアル-Vdd回路のVminを有効に低減するため,ゲート・ソースの逆のバイアスを使用し,別の小さい低いVt0のMOSFETのシリーズ接続と一時的な活性化を使用することが提案される。それらは従来の静的なCMOSインバータのパワー遅延積が0.2-V供給のときに0.09まで減少するのを可能にするダイナミック論理回路である。0.5V以下で動作可能なDRAMのダイナミックなセンスアンプと電力スイッチである。そして,それらの低電圧の可能性と挑戦で,ΔVt-immune酸化金属半導体電界効果トランジスターのための完全に使い果たされた構造(FD-SOI)とびフィン型構造化(FinFET)について議論する。その結果,高さのアップスケーラブルなFinFETsは,低いVt0回路に結合されるならばVminを0.5V未満まで減少させるためにかなり効果的であると判明する。ミックスドシグナルLSIのために,特に比較器と演算増幅器のためのアナログ回路の低電圧の可能性の調査は,簡単な逆変流器オペアンプが0.5-V操作に重要であることを明らかにする。これは,低利得と非直線性はデジタル補助されたアナログ設計によって補われる。最終的に,関連デバイスと作製工程の開発が0.5-Vナノ規模LSIの達成に関するキーであることが強調される。(翻訳著者抄録)