文献

J-GLOBAL ID：201002259060494920   整理番号：10A0271548

0.5VナノスケールCMOS時代のための適応回路

Adaptive Circuits for the 0.5-V Nanoscale CMOS Era

著者 (3件)： ITOH Kiyoo (Hitachi, Ltd., Kokubunji-shi, JPN) ,  YAMAOKA Masanao (Hitachi, Ltd., Kokubunji-shi, JPN) ,  OSHIMA Takashi (Hitachi, Ltd., Kokubunji-shi, JPN)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E93-C  号： 3  ページ： 216-233  発行年： 2010年03月01日 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： ナノ規模CMOS LSIの最低動作電圧Vminが,65ナノメートルのデバイス世代で面している1-V壁を破って,0.5-V以下の時代へのドアを開けるために調査される。速度変動率を使用する新手法が,Vminを評価するために提案される。それは,Vminが酸化金属半導体電界効果トランジスターの最も低い必要な敷居電圧Vtoと,そして,しきい値変化ΔVtに非常に敏感であることを示している。これはデバイススケーリングによって,より重要になる。その結果,低いVt0回路,およびΔVt-immune酸化金属半導体電界効果トランジスターがVminを低減するために必要である。メモリ豊富なLSIに対して,最も高いVmいnを持っているので,SRAMブロックは特に問題が多い。様々な手法は,Vminを減少させるためにこのようにして提案される。RAM修復を使用,データ行を短くしてアップサイジングし,よりはリラックスしたMOSFETスケーリングを使用する。他の回路ブロック,二元的なVto,およびデュアル-Vdd回路のVminを有効に低減するため,ゲート・ソースの逆のバイアスを使用し,別の小さい低いVt0のMOSFETのシリーズ接続と一時的な活性化を使用することが提案される。それらは従来の静的なCMOSインバータのパワー遅延積が0.2-V供給のときに0.09まで減少するのを可能にするダイナミック論理回路である。0.5V以下で動作可能なDRAMのダイナミックなセンスアンプと電力スイッチである。そして,それらの低電圧の可能性と挑戦で,ΔVt-immune酸化金属半導体電界効果トランジスターのための完全に使い果たされた構造(FD-SOI)とびフィン型構造化(FinFET)について議論する。その結果,高さのアップスケーラブルなFinFETsは,低いVt0回路に結合されるならばVminを0.5V未満まで減少させるためにかなり効果的であると判明する。ミックスドシグナルLSIのために,特に比較器と演算増幅器のためのアナログ回路の低電圧の可能性の調査は,簡単な逆変流器オペアンプが0.5-V操作に重要であることを明らかにする。これは,低利得と非直線性はデジタル補助されたアナログ設計によって補われる。最終的に,関連デバイスと作製工程の開発が0.5-Vナノ規模LSIの達成に関するキーであることが強調される。(翻訳著者抄録)

シソーラス用語： 電子技術 ,  *CMOS構造 ,  FET【トランジスタ】 ,  MOSFET ,  SRAM ,  論理回路 ,  演算増幅器 ,  *ナノテクノロジー
準シソーラス用語： CMOS技術 ,  電界効果トランジスタ

分類 (2件)： 半導体集積回路  (NC03162T) ,  固体デバイス製造技術一般  (NC03030V)

引用文献 (60件)：

• [1] K. Itoh, et al., “Low-voltage limitations of memory-rich nano-scale CMOS LSIs,” ESSCIRC Dig., pp.68-75, Sept. 2007.
• [2] K. Itoh and M. Horiguchi, “Low-voltage scaling limitations for nano-scale CMOS LSIs,” Solid-State Electron., vol.53, no.4, pp.402-410, April 2009.
• [3] K. Itoh, “Adaptive circuits for the 0.5-V nanoscale CMOS era,” ISSCC Dig., pp.14-20, Feb. 2009.
• [4] K. Itoh, M. Horiguchi, and H. Tanaka, Ultra-Low Voltage Nano-Scale Memories, Springer, 2007.
• [5] K. Itoh, VLSI Memory Chip Design, Springer-Verlag, 2001.

タイトルに関連する用語 (3件)： ナノスケール ,  CMOS ,  適応