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J-GLOBAL ID：201002259187946707   整理番号：10A0529648

積層化1Gセル/レイヤのパイプ型BiCSフラッシュメモリ

Multi-stacked 1G cell/layer Pipe-shaped BiCS Flash Memory

著者 (15件)： 前田高志 (東芝 セミコンダクター社 半導体研究開発セ) ,  板垣清太郎 (東芝 セミコンダクター社 半導体研究開発セ) ,  菱田智雄 (東芝 セミコンダクター社 半導体研究開発セ) ,  勝又竜太 (東芝 セミコンダクター社 半導体研究開発セ) ,  鬼頭傑 (東芝 セミコンダクター社 半導体研究開発セ) ,  福住嘉晃 (東芝 セミコンダクター社 半導体研究開発セ) ,  木藤大 (東芝 セミコンダクター社 半導体研究開発セ) ,  田中啓安 (東芝 セミコンダクター社 半導体研究開発セ) ,  小森陽介 (東芝 セミコンダクター社 半導体研究開発セ) ,  石月恵 (東芝 セミコンダクター社 半導体研究開発セ) ,  松並絢也 (東芝 セミコンダクター社 半導体研究開発セ) ,  藤原友子 (東芝 セミコンダクター社 半導体研究開発セ) ,  青地英明 (東芝 セミコンダクター社 半導体研究開発セ) ,  岩田佳久 (東芝 セミコンダクター社 半導体研究開発セ) ,  渡辺陽二 (東芝 セミコンダクター社 半導体研究開発セ)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 110  号： 9(ICD2010 1-20)  ページ： 65-68  発行年： 2010年04月15日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 大容量,低ビットコストのメモリデバイス実用化の第一歩として,3次元構造を持つメモリ素子を使ったパイプ型BiCSフラッシュメモリのテストチップを試作した。本テストチップは,60nmルールの加工技術を用いたメモリセルを16層積層しており,さらに,多値動作(2bit/cell)を可能にすることで,32Gbitのメモリ容量を持つ。積層化と多値化により,1bitあたりの実効セル面積として0.00082um²を実現した。(著者抄録)

シソーラス用語： *フラッシュメモリ ,  記憶素子 ,  半導体チップ ,  *微細加工 ,  ナノテクノロジー ,  積層構造 ,  動作 ,  多値論理 ,  記憶容量 ,  面積
準シソーラス用語： *BiCSフラッシュメモリ ,  テストチップ ,  メモリ素子 ,  多値動作

分類 (2件)： 半導体集積回路  (NC03162T) ,  固体デバイス製造技術一般  (NC03030V)

引用文献 (7件)：

• TANAKA, H. Symp. on VLSI Technology, 2007. 2007, 14-15
• FUKUZUMI, Y. IEDM Tech. Dig., 2007. 2007, 449-452
• AOCHI, H. Ext. Abs. SSDM, 2008. 2008, 820-821
• KOMORI, Y. IEDM Tech. Dig., 2008. 2008, 851-854
• PARK, Ki-Tae. ISSCC. Dig., 2008. 2008, 510-632

タイトルに関連する用語 (4件)： セル ,  パイプ ,  BiCS ,  フラッシュメモリ