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J-GLOBAL ID：201002272247957432   整理番号：10A0488050

二重スロープ結合におけるプログラマブルパルス幅制御ループ(PWCL)

Programmable pulsewidth control loop (PWCL) in dual-slope combination

著者 (3件)： MO H. S. (Dep. of Electronics Engineering, Graduate School, Kookmin Univ.) ,  MOON B. K. (Dep. of Electronics Engineering, Graduate School, Kookmin Univ.) ,  KIM Daejeong (Dep. of Electronics Engineering, Graduate School, Kookmin Univ.)
資料名： IEICE Electronics Express (Web)  (IEICE Electronics Express (Web))
巻： 7  号： 9  ページ： 615-620 (J-STAGE)  発行年： 2010年 
JST資料番号： U0039A  ISSN： 1349-2543  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 二重スロープ結合にパルス幅制御ループ(PWCL)を採用して出力クロックのデューティサイクルを調整する新しい方法を示す。この結合において立上りスロープと立下りスロープの両方を同時に補正することにより,広い補正範囲に対して簡単な方法が得られる。更に,チャージポンプにプログラマブル電流源を取り付けて,このデューティサイクルを所望の値に調整できる。一般回路を提案し,その妥当性を1.2V電源下で0.13μm CMOS技術で検証する。Spectreを用いたシミュレーション結果により,プロセス・電圧・温度(PVT)変動を考慮して6.25~93.75%の出力デューティサイクル範囲に対して積分非直線性(INL)が2%以下であることが分かった。(翻訳著者抄録)

シソーラス用語： *稼働率 ,  *CMOS構造 ,  電力消費 ,  ジッタ ,  *回路設計 ,  シミュレーション ,  *制御回路 ,  *パルス幅 ,  *同期回路
準シソーラス用語： デューティサイクル ,  チャージポンプ ,  遅延同期ループ

分類 (1件)： 集積回路一般  (NC03161C)

引用文献 (4件)：

• [1] F. Mu and C. Svensson, “Pulsewidth control loop in high-speed CMOS clock buffers,” IEEE J. Solid-State Circuits, vol. 35, no. 2, pp. 134-141, Feb. 2000.
• [2] P. H. Yang and J. S. Wang, “Low-voltage pulsewidth control loops for SOC applications,” IEEE J. Solid-State Circuits, vol. 37, no. 10, pp. 1348-1351, Oct. 2002.
• [3] W. M. Lin and H. Y. Huang, “A low-jitter mutual-correlated pulsewidth control loop circuit,” IEEE Int. Conf. Systems-on-Chip, pp. 301-304, 2003.
• [4] S. R. Han, et al., “A Single-Path Pulsewidth Control Loop With a Built-In Delay-Locked Loop,” IEEE J. Solid-State Circuits, vol. 40, no. 5, pp. 1130-1135, May 2005.

タイトルに関連する用語 (3件)： スロープ ,  パルス幅 ,  制御ループ