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J-GLOBAL ID：201002286156479733   整理番号：10A0321569

静電結合を考慮した静的タイミング分析における時間と論理のフィルタを用いた最悪値の削減

Pessimism Reduction in Coupling-Aware Static Timing Analysis Using Timing and Logic Filtering

著者 (5件)： DAS Debasish (Northwestern Univ., IL, USA) ,  KILLPACK Kip (Intel Corp., OR, USA) ,  KASHYAP Chandramouli (Intel Corp., OR, USA) ,  JAS Abhijit (Intel Corp., TX, USA) ,  ZHOU Hai (Northwestern Univ., IL, USA)
資料名： IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems  (IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems)
巻： 29  号： 3  ページ： 466-478  発行年： 2010年03月 
JST資料番号： B0142C  ISSN： 0278-0070  CODEN： ITCSDI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 微細化技術の進展によりチップ内配線の占める割合が増加し,静電結合による遅延が大きな問題となってきている。静電結合を考慮した静的タイミング分析方法も提案されているが,なお悲観的過ぎて偽のタイミング不良という分析結果を多数発生させる。そこで,時間軸と周囲の配線の信号変化方向の論理的制約との双方で逐次的にフィルタをすることで不必要な悲観的分析を除去する方法を提案する。また,今回,静電結合モデルとして,到着時間とスリューに基づく現実的なモデルを採用し,これによって従来の非逐次的分析方法では分析結果が安全側にならない可能性があることも示された。65ナノのマイクロプロセッサの機能ブロックを用いた検証では,提案するアルゴリズムは従来の方法と比べ悲観的前提による最悪値をサイクルタイムにおいて11.18%削減することができた。

シソーラス用語： CAD【計算機】 ,  *タイミング解析 ,  結合 ,  静電気 ,  *配線 ,  *遅れ ,  フィルタ ,  二流体模型 ,  通信系モデル
準シソーラス用語： 静電結合 ,  *チップ内配線 ,  *伝送遅延 ,  2流体モデル ,  伝搬モデル

分類 (2件)： CAD,CAM  (JE10000A) ,  固体デバイス製造技術一般  (NC03030V)

タイトルに関連する用語 (3件)： 静電結合 ,  分析 ,  論理