最小実行条件の抽出による低電力ASIP生成手法

IWATO Hirofumi; SAKANUSHI Keishi; TAKEUCHI Yoshinori; IMAI Masaharu

文献

J-GLOBAL ID：201002293809058425 整理番号：10A0874810

最小実行条件の抽出による低電力ASIP生成手法

A Low-power ASIP Generation Method by Extracting Minimum Execution Conditions

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著者 (4件)： , , ,
資料名：
巻： 3 ページ： 222-233 (J-STAGE) 発行年： 2010年
JST資料番号： U0110A ISSN： 1882-6687 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：日本 (JPN) 言語：英語 (EN)

本稿は,クロックゲーティングのためにパイプラインレジスタの最小実行条件を自動的に抽出することにより低電力ASIP生成手法を提案する。クロックゲーティングによる高度に効果的な電力削減のためには,レジスタへの冗長なクロック供給を遮断することができる最小実行条件を作り出すことが重要である。条件を自動的に抽出するために,提案手法はASIPアーキテクチャを規定するマイクロ動作記述(micro-operation descriptions:MOD)を採用する。ASIP生成プロセスを通じてMODを利用することにより,提案手法は最小実行条件を自動的に抽出する。実験結果は,提案手法により生成されたASIPにおけるパイプラインレジスタの電力消費は無視可能な遅延と面積オーバヘッドで,クロックゲートされないASIPと比べて約80%削減され,また,Power CompilerによりクロックゲートされたASIPと比べて約60%削減されるということを示した。(翻訳著者抄録)

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専用演算制御装置

引用文献 (14件)：

1) Kobayashi, Y., Kobayashi, S., Okuda, K., Sakanushi, K., Takeuchi, Y. and Imai, M.: Synthesizable HDL generation method for configurable VLIW processors, Proc. ASPDAC, pp.842-845 (2004).
2) Jacome, M.F., de Veciana, G. and Lapinskii, V.: Exploring performance tradeoffs for clustered VLIW ASIPs, Proc. ICCAD, pp.504-510 (2000).
3) Middha, B., Gangwar, A., Kumar, A., Balakrishnan, M. and Ienne, P.: A Trimaran based framework for exploring the design space of VLIW ASIPs with coarse grain functional units, Proc. ISSS, pp.2-7 (2002).
4) Lang, T., Musoll, E. and Cortadella, J.: Individual flip-flops with gated clocks for low power datapaths, IEEE Trans. Circuits Syst. II, Vol.44, No.6, pp.507-516 (1997).
5) Duarte, D., Vijaykrishnan, N. and Irwin, M.: A clock power model to evaluate impact of architectural and technology optimizations, IEEE Tran. VLSI, Vol.10, No.6, pp.844-855 (2002).

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