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J-GLOBAL ID：201002296520000975   整理番号：10A0727777

ナノスケールCMOSプロセスによる低待機漏洩電流をもつ高電圧耐性ESDクランプ回路

High-Voltage-Tolerant ESD Clamp Circuit With Low Standby Leakage in Nanoscale CMOS Process

著者 (3件)： KER Ming-Dou (I-Shou Univ., Kaohsiung, TWN) ,  KER Ming-Dou (National Chiao-Tung Univ., Hsinchu, TWN) ,  LIN Chun-Yu (National Chiao-Tung Univ., Hsinchu, TWN)
資料名： IEEE Transactions on Electron Devices  (IEEE Transactions on Electron Devices)
巻： 57  号： 7  ページ： 1636-1641  発行年： 2010年07月 
JST資料番号： C0222A  ISSN： 0018-9383  CODEN： IETDAI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 混合電圧I/Oインタフェースを用いたシステム-オン-チップ(SoC)応用用低待機漏洩電流と高静電放電(ESD)耐性をもつ低電圧素子のみを用いることによる,新2×V_DD ESDクランプ回路を設計し,65nmCMOSプロセスにより検証することに成功した。この2×V_DDESDクランプ回路は,ゲート酸化膜の信頼性問題なしで動作可能であり,その漏洩電流は正規の回路動作条件下で100nAオーダであった。25μmと50μm ESDクランプ素子を用いた試験パターンの人体モデル(HBM)ESD耐性は各々,2.6と4.8kVを得ることができた。さらに,新ESD検出回路は,ESDクランプ素子のターンオンを増すのに非常に役立った。ESD検出回路から発生したトリガー電流を用いたSCR型ESDクランプ素子は,独立型シリコン制御整流器(SCR)素子と比較して,トリガー電圧を低減できた。ESD検出回路を用いたESDクランプ素子の伝送線路パルス(TLP)測定によるトリガー電圧は~6Vでであった。さらに,各ESDクランプ素子の保持電圧は,2×V_DD電圧(2V)より非常に大きい,~2.8Vであった。これにより,この設計では何のラッチアップの問題もなかった。低待機漏洩電流と高ESD耐性をもつ低電圧素子のみを用いた,新ESDクランプ回路は,SoC応用用混合電圧I/Oインタフェースを用いたオンチップESD保護設計の有用な回路方法である。

シソーラス用語： 静電気 ,  *放電 ,  *CMOS構造 ,  *クランプ回路 ,  入出力インタフェイス ,  *漏れ電流 ,  超LSI ,  半導体チップ ,  *サイリスタ ,  ナノ構造 ,  電気保護 ,  SPICEプログラム ,  ゲート【半導体】 ,  酸化膜
準シソーラス用語： 待機電流 ,  SOC ,  HSPICE

分類 (1件)： その他の電子回路  (NC05090X)

タイトルに関連する用語 (8件)： ナノスケール ,  CMOSプロセス ,  待機 ,  漏洩電流 ,  高電圧 ,  耐性 ,  ESD ,  クランプ回路