特許

J-GLOBAL ID：201003005325497503

比較演算増幅回路、AD変換回路、電子機器

発明者： 大川 剛史
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2008-193097
公開番号（公開出願番号）：特開2010-034728
出願日： 2008年07月28日
公開日（公表日）： 2010年02月12日
要約：

【課題】比較演算増幅回路やAD変換回路において、回路規模や消費電力のさらなる低減を図る。【解決手段】サンプルホールド回路503では、複数のサンプルホールド回路と信号選択回路により、AD変換対象の差動アナログ信号対について、ホールドモード時の出力信号対を時分割で出力するようにする。フォールディング方式を採らないAD変換においては、比較演算増幅回路501は、時分割で供給される複数の出力信号対について、信号選択回路により複数の差動基準信号対を時分割で扱うように切り替えながら、各出力信号対と各差動基準信号対の差を各差動増幅回路で増幅することで複数の増幅出力信号対を時分割で出力するようにする。デジタルデータ取得部6は、時分割で供給される複数の増幅出力信号対の差をそれぞれ2値化することでデジタルデータを取得する。【選択図】図4

請求項（抜粋）：

それぞれ異なるタイミングで差動アナログ信号対のレベルを一時保持する複数のサンプルホールド回路と前記複数のサンプルホールド回路のホールドモード時の出力信号対の何れかを選択する第1の信号選択回路を具備したサンプルホールド部と、 複数の差動基準信号対を時分割で扱うように切り替える第2の信号選択回路と前記出力信号対と前記差動基準信号対が入力される2組の差動増幅回路を具備し、前記出力信号対と複数の前記差動基準信号対のそれぞれの差を増幅して、複数の増幅出力信号対を時分割で出力する比較演算増幅部と、 前記比較演算増幅回路から時分割で出力される前記複数の増幅出力信号対の差をそれぞれ2値化することでデジタルデータを取得するデジタルデータ取得部と、 を備えたAD変換回路。

IPC (4件)：

H03M 1/36 ,  H03F 3/45 ,  H03M 1/14 ,  H03K 5/08

FI (4件)：

H03M1/36 ,  H03F3/45 Z ,  H03M1/14 ,  H03K5/08 E

Fターム (37件)：

5J022AA06 ,  5J022BA06 ,  5J022BA10 ,  5J022CD03 ,  5J022CE01 ,  5J022CE08 ,  5J022CF01 ,  5J022CF02 ,  5J022CF07 ,  5J039DA09 ,  5J039DB01 ,  5J039DC03 ,  5J039DC04 ,  5J039KK00 ,  5J039KK04 ,  5J039KK16 ,  5J039KK18 ,  5J039KK20 ,  5J039KK28 ,  5J039KK29 ,  5J039MM04 ,  5J039MM16 ,  5J500AA01 ,  5J500AA12 ,  5J500AA47 ,  5J500AC36 ,  5J500AC92 ,  5J500AF18 ,  5J500AH10 ,  5J500AH25 ,  5J500AH39 ,  5J500AK06 ,  5J500AK11 ,  5J500AT01 ,  5J500DN01 ,  5J500DN23 ,  5J500DP01

引用特許：

出願人引用 (2件)

• アナログ/デジタル変換回路
  公報種別：公開公報   出願番号：特願2006-006134   出願人：ソニー株式会社
• 特公平07-061018号公報