不揮発性半導体記憶装置

発明者： , , , , , , ,
出願人/特許権者：
代理人 (2件)：伊丹勝 , 田村和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2008-287804
公開番号（公開出願番号）：特開2010-114369
出願日： 2008年11月10日
公開日（公表日）： 2010年05月20日
要約：

【課題】高い信頼性を有し且つ安価な不揮発性半導体記憶装置を提供する。【解決手段】メモリストリングMSは、柱状部35aを有するU字状半導体層35と、柱状部35aの側面を取り囲むように形成されたメモリゲート絶縁層34と、メモリゲート絶縁層34を取り囲むように形成されたワード線導電層32a〜32dとを備える。ドレイン側選択トランジスタSDTrは、柱状部35aの上面から上方に延びるドレイン側柱状半導体層57aと、ドレイン側柱状半導体層57aの側面を取り囲むように形成されたドレイン側ゲート絶縁層56aと、ドレイン側ゲート絶縁層56aを取り囲むように形成されたドレイン側導電層52aとを備える。ダミートランジスタDTrは、U字状半導体層35とドレイン側柱状半導体層57aとの境界を取り囲むように形成されたダミーワード線導電層41を備える。【選択図】図5

請求項（抜粋）：

電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリング、前記メモリストリングの両端に接続された選択トランジスタ、及び前記メモリストリングと前記選択トランジスタとの間に設けられたダミートランジスタを備え、前記メモリストリングは、基板に対して垂直方向に延びる柱状部を有する第1半導体層と、前記柱状部の側面を取り囲むように形成された電荷蓄積層と、前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され、前記メモリセルの制御電極として機能する第1導電層とを備え、前記選択トランジスタは、前記柱状部の上面又は下面から前記垂直方向に延びる第2半導体層と、前記第2半導体層の側面を取り囲むように形成されたゲート絶縁層と、前記第2半導体層の側面及び前記ゲート絶縁層を取り囲むように形成され、前記選択トランジスタの制御電極として機能する第2導電層とを備え、前記ダミートランジスタは、前記第1半導体層及び前記第2半導体層と、前記電荷蓄積層及び前記ゲート絶縁層と、前記第1半導体層と前記第2半導体層との境界及び前記電荷蓄積層と前記ゲート絶縁層との境界を取り囲むように形成され、前記ダミートランジスタの制御電極として機能する第3導電層とを備えたことを特徴とする不揮発性半導体記憶装置。

IPC (5件)：

H01L 21/824 , H01L 29/788 , H01L 29/792 , H01L 27/115 , H01L 27/10

FI (3件)：

H01L29/78 371 , H01L27/10 434 , H01L27/10 481

Fターム (23件)：

5F083EP18 , 5F083EP22 , 5F083EP30 , 5F083EP33 , 5F083EP34 , 5F083ER21 , 5F083GA10 , 5F083JA04 , 5F083JA39 , 5F083JA40 , 5F083JA56 , 5F083LA03 , 5F083LA05 , 5F083MA06 , 5F083MA16 , 5F083ZA28 , 5F101BA45 , 5F101BB02 , 5F101BB03 , 5F101BD16 , 5F101BD22 , 5F101BD30 , 5F101BE07

引用特許：

出願人引用 (1件)

不揮発性半導体記憶装置及びその製造方法
公報種別：公開公報出願番号：特願2006-086674 出願人：株式会社東芝

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