特許

J-GLOBAL ID：201003017055958188

半導体構造および製造方法

発明者： ロー、テル-ヘー ,  グエン、ホアイ-ソン
出願人/特許権者： エージェンシー フォー サイエンス,テクノロジー アンド リサーチ
代理人 (1件)： 龍華国際特許業務法人
公報種別：公表公報
出願番号（国際出願番号）：特願2010-519893
公開番号（公開出願番号）：特表2010-536170
出願日： 2007年08月08日
公開日（公表日）： 2010年11月25日
要約：

半導体構造を製造する方法を開示する。方法は、誘電体層に少なくとも1つのトレンチを形成して、半導体基板の一部を露呈させる工程と、少なくとも1つのトレンチの少なくとも底部に、シリコンゲルマニウムバッファ層を形成する工程と、シリコンゲルマニウムバッファ層の上にゲルマニウムシード層を形成する工程と、ゲルマニウムシード層の上にゲルマニウム層を形成する工程とを備える。さらに半導体構造を開示する。半導体構造は、半導体基板と、半導体基板の上に形成される誘電体層と、誘電体層に形成されて、半導体基板の一部を露呈させる少なくとも1つのトレンチと、少なくとも1つのトレンチの少なくとも底部に形成されるシリコンゲルマニウムバッファ層と、シリコンゲルマニウムバッファ層の上に形成されるゲルマニウムシード層と、ゲルマニウムシード層の上に形成されるゲルマニウム層とを備える。【選択図】 図1

請求項（抜粋）：

半導体構造を製造する方法であって、 誘電体層に少なくとも1つのトレンチを形成して、半導体基板の一部を露呈させる工程と、 前記少なくとも1つのトレンチの少なくとも底部に、シリコンゲルマニウムバッファ層を形成する工程と、 前記シリコンゲルマニウムバッファ層の上にゲルマニウムシード層を形成する工程と、 前記ゲルマニウムシード層の上にゲルマニウム層を形成する工程とを備える方法。

IPC (2件)：

H01L 21/20 ,  H01L 31/10

FI (2件)：

H01L21/20 ,  H01L31/10 A

Fターム (20件)：

5F049MB03 ,  5F049NA11 ,  5F049NA18 ,  5F049NA19 ,  5F049PA03 ,  5F049QA08 ,  5F049QA15 ,  5F049SS01 ,  5F049SS03 ,  5F152LL03 ,  5F152LM08 ,  5F152LN03 ,  5F152LN32 ,  5F152LN34 ,  5F152MM12 ,  5F152NN03 ,  5F152NN15 ,  5F152NN29 ,  5F152NP04 ,  5F152NQ04

引用特許：

審査官引用 (3件)

• 半導体構造物の製造方法
  公報種別：公表公報   出願番号：特願2008-538913   出願人：フリースケールセミコンダクターインコーポレイテッド
• モノリシックに集積化された半導体材料およびデバイス
  公報種別：公表公報   出願番号：特願2008-538998   出願人：マサチューセッツ・インスティテュート・オブ・テクノロジー
• Si:C-OIおよびSGOI上のシリコン・デバイスならびに製造方法
  公報種別：公表公報   出願番号：特願2006-541116   出願人：インターナショナル・ビジネス・マシーンズ・コーポレーション

引用文献：

審査官引用 (1件)

• Ultrathin low temperature SiGe buffer for the growth of high quality Ge epilayer on Si(100) by ultra