特許
J-GLOBAL ID：201003018059050993
半導体検証装置
発明者：
,
出願人/特許権者：
代理人 (2件)：
吉竹 英俊
, 有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2008-273160
公開番号（公開出願番号）：特開2010-102498
出願日： 2008年10月23日
公開日（公表日）： 2010年05月06日
要約：
【課題】本発明は、寄生素子同士あるいは寄生素子網とESD保護回路網との接続である電源配線に係る図形情報を抽出して、ESD検証できる半導体検証装置を提供することを目的とする。【解決手段】本発明の1つの実施形態は、チップレベル設計においてセルベース方式を採用する半導体装置を検証する半導体検証装置である。そして、マスクレイアウトデータの第1形式データ、及び自動配置配線のセル情報の第2形式データから、電源配線に係る図形情報を有する第3形式データを生成する第1データ生成部と、第2形式データの電源ピン図形に基づき、電源ピン情報を有する第4形式データを生成する第2データ生成部と、第2、第3、第4、第5形式データに基づき、電源配線の寄生素子を抽出し、電源配線の寄生素子に関連する検証を行う検証部とを備える。【選択図】図2
請求項（抜粋）：
チップレベル設計においてセルベース方式を採用する半導体装置を検証する半導体検証装置であって、
前記半導体装置のマスクレイアウトデータが記述された第1形式データ、及び前記半導体装置の自動配置配線に必要なセル情報が記述された第2形式データから、電源配線に係る図形情報を有する第3形式データを生成する第1データ生成部と、
前記第2形式データの電源ピン図形に基づき、電源ピン情報を有する第4形式データを生成する第2データ生成部と、
前記第2形式データと、前記第1データ生成部で生成された前記第3形式データと、前記第2データ生成部で生成された前記第4形式データと、前記半導体装置のチップレベルにおける各ネット毎の配線データやセル配置情報が記述された第5形式データとに基づき、前記電源配線の寄生素子を抽出し、前記電源配線の寄生素子に関連する検証を行う検証部とを備えることを特徴とする半導体検証装置。
IPC (2件)：
FI (2件)：
G06F17/50 666L
, H01L21/82 T
5B046AA08
, 5B046BA06
, 5F064AA03
, 5F064AA04
, 5F064BB35
, 5F064DD34
, 5F064EE27
, 5F064EE42
, 5F064EE45
, 5F064EE52
, 5F064HH06
, 5F064HH10
