特許
J-GLOBAL ID：201003025820697617

半導体装置およびその製造方法

発明者：
岸本 大輔

岸本 大輔 について

, 
細谷 哲央

細谷 哲央 について

, 
中沢 芳人

中沢 芳人 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2008-225031
公開番号（公開出願番号）：特開2010-062262
出願日： 2008年09月02日
公開日（公表日）： 2010年03月18日
要約：
【課題】IGBTの特性を向上できる技術、特に、定常損失、ターンオフ時間およびターンオフ損失を低減できるIGBTを容易かつ安定した製造工程で製造できる技術を提供する。【解決手段】ベース層2、開口部5を備えた埋め込み絶縁膜3、開口部5下でベース層2と接続する表面半導体層4、表面半導体層4に形成されたp型チャネル形成層7、n+型ソース層8、p+型エミッタ層、表面半導体層4上にゲート絶縁膜10を介して形成されたゲート電極11、n+型バッファ層18およびp型コレクタ層19等を有するIGBTにおいて、表面半導体層4の厚さを20nm〜100nm程度とする。【選択図】図1
請求項（抜粋）：
IGBTを含む半導体装置であって、 (a)p型を有する前記IGBTのコレクタ層と、 (b)前記コレクタ層上に形成された、n型を有する前記IGBTのバッファ層と、 (c)前記バッファ層上に形成された、n型を有する前記IGBTのベース層と、 (d)前記ベース層上に選択的に形成された複数の埋め込み絶縁膜と、 (e)前記ベース層上にて、前記複数の埋め込み絶縁膜間に形成された、n型を有する表面半導体層と、 (f)前記表面半導体層内に形成された、p型を有する前記IGBTのチャネル形成層と、 (g)前記表面半導体層内にて、前記チャネル形成層と接するように形成され、前記チャネル形成層より高濃度のp型を有する前記IGBTのエミッタ層と、 (h)前記表面半導体層内に形成された、n型を有する前記IGBTのソース層と、 (i)前記表面半導体層の表面の一部および前記チャネル形成層の表面の一部に選択的に形成された、前記IGBTのゲート絶縁膜と、 (j)前記ゲート絶縁膜上に形成された、前記IGBTのゲート電極と、 (k)前記コレクタ層の裏面に形成され、前記コレクタ層と電気的に接続された、前記IGBTのコレクタ電極と、 (l)前記エミッタ層上および前記ソース層上に形成され、前記エミッタ層および前記ソース層と電気的に接続された、前記IGBTのエミッタ電極と、 を有し、 前記チャネル形成層の厚さは、20nm〜100nmであることを特徴とする半導体装置。
IPC (3件)：
H01L 29/739 ,  H01L 29/78 ,  H01L 21/336
FI (6件)：
H01L29/78 655A ,  H01L29/78 652E ,  H01L29/78 658E ,  H01L29/78 658F ,  H01L29/78 655B ,  H01L29/78 658A
引用特許：
出願人引用 (1件) 審査官引用 (6件)
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