特許
J-GLOBAL ID：201003039098245553
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (2件)：
伊丹 勝
, 田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2009-063565
公開番号（公開出願番号）：特開2010-218616
出願日： 2009年03月16日
公開日（公表日）： 2010年09月30日
要約：
【課題】メモリセルのリセット動作後の誤セット動作の発生を効果的に防止することができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、ビット線BLとワード線WLとの交差部に配置されたメモリセルMCを備えたメモリセルアレイMAと、選択されたビット線BL及び選択されたワード線WLを通じて選択されたメモリセルMCに可変抵抗素子VRが低抵抗状態から高抵抗状態に遷移するのに必要な制御電圧を印加する制御回路とを備える。制御回路は、制御電圧を複数回印加する際に、1回目の制御電圧の電圧値をメモリセルアレイMA内の各メモリセルMCの可変抵抗素子VRが高抵抗状態から低抵抗状態に遷移するのに必要な電圧値の分布のうち最小の値Vset_Chip(Min)と略同一の値に設定し、2回目以降の制御電圧の電圧値を1回ごとに所定の値Vαだけ大きく設定して複数回の制御電圧の印加を実行する。【選択図】図10
請求項（抜粋）：
複数の第1の配線、前記第1の配線と交差する複数の第2の配線、及び前記第1の配線と前記第2の配線との交差部に配置された非オーミック素子及び可変抵抗素子の直列回路からなるメモリセルを備えたメモリセルアレイと、
選択された前記第1の配線及び選択された前記第2の配線を通じて選択された前記メモリセルに前記可変抵抗素子が低抵抗状態から高抵抗状態に遷移するのに必要な制御電圧を印加する制御回路とを備え、
前記制御回路は、
前記制御電圧を複数回印加する際に、1回目の前記制御電圧の電圧値を前記メモリセルアレイ内の各前記メモリセルの前記可変抵抗素子が高抵抗状態から低抵抗状態に遷移するのに必要な電圧値の分布のうち最小の値と略同一の値に設定し、
2回目以降の前記制御電圧の電圧値を1回ごとに所定の値だけ大きく設定して複数回の前記制御電圧の印加を実行する
ことを特徴とする半導体記憶装置。
IPC (5件)：
G11C 13/00
, H01L 45/00
, H01L 49/00
, H01L 27/10
, H01L 27/105
G11C13/00 A
, H01L45/00 A
, H01L45/00 Z
, H01L49/00 Z
, H01L27/10 451
, H01L27/10 448
5F083FZ10
, 5F083GA10
, 5F083GA15
, 5F083LA03
, 5F083LA04
, 5F083LA05
, 5F083LA12
, 5F083LA16
