特許
J-GLOBAL ID：201003039127803080
半導体装置
発明者：
,
出願人/特許権者：
代理人 (2件)：
井上 学
, 戸田 裕二
公報種別：公開公報
出願番号（国際出願番号）：特願2008-179704
公開番号（公開出願番号）：特開2010-021306
出願日： 2008年07月10日
公開日（公表日）： 2010年01月28日
要約：
【課題】 演算LSIとメモリ間に転送が年々増加しており、その間の通信量の向上と通信にかかる電力の削減が求められている。これらのLSIを積層し通信距離を削減する方法が考えられる。 しかし、演算LSIとメモリLSIの単純な積層では、増加する熱密度に対する放熱特性の確保、積層パッケージ外部への高速通信のための伝送路特性の確保などが困難となる。LSIの汎用性を確保しつつ積層されたLSI間の通信性能を向上させる接続トポロジーも必要となる。【解決手段】 半導体パッケージ内に積層LSI外へ外部通信LSI、メモリLSI、演算LSIをこの順序で積層し、各LSI間を貫通電極で接続する。また、積層されたメモリLSIの貫通電極入力端子に対して複数の積層されたLSIの出力端子を接続し、積層されたメモリLSIの貫通電極出力端子に積層された複数のLSIの入力端子を接続することで、メモリLSIの配線に外部通信LSIと演算LSIの両方を直接接続する。【選択図】 図1
請求項（抜粋）：
半導体パッケージ内に複数のLSIを積層した半導体装置であって、
パッケージ基板と、
前記パッケージ基板に接続され、前記半導体パッケージの外部とデータ通信を行うための通信回路を有する第1LSIと、
前記第1LSIの上方に配置され、複数の第1ビット線及び複数の第1ワード線の交点に設けられた複数の第1メモリセルを具備する第1記憶装置を有する第2LSIと、
前記第2LSIの上方に配置され、前記第1記憶装置の記憶情報を用いて演算処理を行うための第3LSIと、
前記第2LSIを貫通して設けられ、前記第1、第2及び第3LSIを互いに電気的に接続するための第1貫通電極とを有することを特徴とする半導体装置。
IPC (1件)：
FI (1件)：
引用特許：
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