特許

J-GLOBAL ID：201003041795378833

トランザクション順序付けを維持しながら複数のターゲットへの未処理要求をサポートする種々の方法および装置

発明者： ウィンガード,ドリュー・イー ,  ショウ,シェン-シュン ,  ハミルトン,スティーヴン・ダブリュ ,  スウォーブリック,イアン・アンドリュー ,  ヴァキロトジャー,ヴィダ
出願人/特許権者： ソニックス・インコーポレーテッド ,  ウィンガード,ドリュー・イー ,  ショウ,シェン-シュン ,  ハミルトン,スティーヴン・ダブリュ ,  スウォーブリック,イアン・アンドリュー ,  ヴァキロトジャー,ヴィダ
代理人 (2件)： 山川 政樹 ,  山川 茂樹
公報種別：公表公報
出願番号（国際出願番号）：特願2010-515052
公開番号（公開出願番号）：特表2010-531518
出願日： 2008年06月25日
公開日（公表日）： 2010年09月24日
要約：

内部制御を実施するインターコネクト装置を提供する。本発明は、内部制御を実施するインターコネクト装置を有する集積回路に一般的に関連する方法、装置、及びシステムを説明する。インターコネクト装置は、トランザクション順序付けを維持しながら複数のターゲットへの未処理トランザクションをサポートするためにトランザクション経路順序を維持し、要求経路順序を維持し、応答経路順序を維持し、制約されないバースト・サイズで集合ターゲット内のチャネルをインタリーブし、集合ターゲット内のチャネルと、1つ又はそれよりも多くの集合ターゲット上へのアドレス領域のマッピングとのための設定可能なパラメータを有し、個々のトランザクション内のデータ・アドレス・シーケンスが集合ターゲット内のインタリーブされたチャネル・アドレス境界と交差するその個々のトランザクションを分断し、分断される部分の2以上がそれらの2Dバースト属性を保持するように、集合ターゲット内のチャネルに向かうチャネル境界と交差する個々の2次元(2D)トランザクションを分断し、並びに多くの他の内部制御を実施することができる。

請求項（抜粋）：

1つ又はそれよりも多くのイニシエータ・アイピー(IP)コアとインターコネクト装置に結合された複数のターゲットIPコアとの間でトランザクションを通信する集積回路のためのインターコネクト装置であって、 集積回路内のターゲットIPコアに対して割り当てられたアドレスでアドレス・マップを実施して該集積回路内の該ターゲットIPコア及びイニシエータIPコアの間でトランザクションを経路指定し、 前記ターゲットIPコアの第1の集合ターゲットが、前記アドレス・マップ内の該第1の集合ターゲットのためのアドレス空間においてインタリーブされた2以上のメモリ・チャネルを含み、各メモリ・チャネルは、所定のメモリ・インタリーブ・セグメントに分割されて、その後に他のメモリ・チャネルのメモリ・インタリーブ・セグメントとインタリーブされ、 前記アドレス・マップは、2以上の領域に分割され、各インタリーブされたメモリ・インタリーブ・セグメントが、それらの領域の少なくとも1つに割り当てられて、その領域に対する前記アドレス空間をポピュレートし、該領域及びメモリ・インタリーブ・セグメントに関連するパラメータが設定可能である、 ことを特徴とするインターコネクト装置。

IPC (2件)：

G06F 12/06 ,  G06F 12/00

FI (2件)：

G06F12/06 550A ,  G06F12/00 571A

Fターム (3件)：

5B060CD11 ,  5B060KA03 ,  5B060KA06

引用特許：

審査官引用 (1件)

• マルチプロセッサシステムおよびメモリアクセス方法
  公報種別：公開公報   出願番号：特願2005-096235   出願人：日本電気株式会社