特許

J-GLOBAL ID：201003052033969666

半導体記憶装置および半導体記憶装置の製造方法

発明者： 櫛田 桂一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2008-283276
公開番号（公開出願番号）：特開2010-114143
出願日： 2008年11月04日
公開日（公表日）： 2010年05月20日
要約：

【課題】ユニットセルの選択用のワードラインとは別個に磁気抵抗素子の書き込み用のワードラインを設けることなく、選択トランジスタ上に磁気抵抗素子が積層された半導体記憶装置を提供する。【解決手段】不純物層12、チャネル層13および不純物層16を支柱状に半導体基板11上に順次積層し、チャネル層13の周囲を取り巻くようにゲート絶縁膜14を介してゲート電極15を配置することで選択トランジスタ31を構成し、磁性層17、非磁性層18および磁性層19を不純物層16上に順次積層することで、選択トランジスタ31上にスピン注入磁化反転素子32を形成する。【選択図】 図1-1

請求項（抜粋）：

第1不純物層上に積層されたチャネル層と、 前記チャネル層上に積層された第2不純物層と、 前記チャネル層の周囲を取り巻くようにゲート絶縁膜を介して配置されたゲート電極と、 前記第2不純物層上に積層されたスピン注入磁化反転素子と、 前記スピン注入磁化反転素子上に配置されたビットラインと、 前記ビットライン上に配置され、前記ゲート電極に電気的に接続されたワードラインとを備えることを特徴とする半導体記憶装置。

IPC (3件)：

H01L 21/824 ,  H01L 27/105 ,  H01L 43/08

FI (2件)：

H01L27/10 447 ,  H01L43/08 Z

Fターム (40件)：

4M119AA11 ,  4M119BB01 ,  4M119BB03 ,  4M119CC05 ,  4M119DD10 ,  4M119DD17 ,  4M119DD24 ,  4M119DD34 ,  4M119DD45 ,  4M119DD55 ,  4M119EE22 ,  4M119EE27 ,  4M119FF05 ,  4M119FF19 ,  4M119JJ15 ,  4M119KK18 ,  5F092AA12 ,  5F092AB08 ,  5F092AC08 ,  5F092AC12 ,  5F092AD03 ,  5F092AD23 ,  5F092AD25 ,  5F092BB04 ,  5F092BB17 ,  5F092BB22 ,  5F092BB23 ,  5F092BB31 ,  5F092BB34 ,  5F092BB35 ,  5F092BB36 ,  5F092BB42 ,  5F092BB43 ,  5F092BB51 ,  5F092BC03 ,  5F092BC04 ,  5F092BC12 ,  5F092BC13 ,  5F092BC46 ,  5F092FA09

引用特許：

出願人引用 (1件)

• 高集積磁性体メモリ素子及びその駆動方法
  公報種別：公開公報   出願番号：特願2003-001947   出願人：三星電子株式会社