ピッチを2倍以上にマルチプリケーションするための単一スペーサープロセスと、関連する中間IC構造

発明者： ,
出願人/特許権者：
代理人 (2件)：野村泰久 , 大菅義之
公報種別：公表公報
出願番号（国際出願番号）：特願2009-526631
公開番号（公開出願番号）：特表2010-503206
出願日： 2007年08月20日
公開日（公表日）： 2010年01月28日
要約：

2倍以上のピッチマルチプリケーションのための単一スペーサープロセスが提供される。一実施形態では、n(n≧2)層の積層マンドレル(150b)、(140a)が基板の上に形成され、n層の各々は互いにほぼ平行な複数のマンドレル(150b)、(140a)から構成される。第n層のマンドレル(150b)は第n-1層のマンドレル(140a)の上にあり、平行で、第n層の隣接マンドレル間の距離は第n-1層の隣接マンドレル間の距離よりも大きい。スペーサー(185)はマンドレル(150b)、(140a)の側壁に接して同時に形成される。マンドレル(150b)、(140a)の露出部分はエッチングで除去され、スペーサー(185)によって画定されるラインのパターンが基板(110)に転写される。

請求項（抜粋）：

基板の上に第一の幅を持つ第一のマンドレルを設けるステップと、前記第一のマンドレルのほぼ上に、前記第一の幅よりも小さい第二の幅を持つ第二のマンドレルを設けるステップと、前記第一と第二のマンドレルの側壁に接するスペーサーを同時に形成するステップと、前記スペーサーによって画定されるスペーサーパターンを形成するために、前記スペーサーに対して前記マンドレルの少なくとも一部分を選択的に除去するステップと、前記スペーサーパターンによって画定されるマスクを通して前記基板を処理するステップと、を含むことを特徴とする、集積回路を製造するための方法。

IPC (4件)：

H01L 21/321 , H01L 21/306 , H01L 21/027 , H01L 21/28

FI (4件)：

H01L21/88 D , H01L21/302 105A , H01L21/30 570 , H01L21/28 E

Fターム (65件)：

4M104BB01 , 4M104BB02 , 4M104BB14 , 4M104BB18 , 4M104BB28 , 4M104BB30 , 4M104DD04 , 4M104DD66 , 4M104DD67 , 4M104DD71 , 4M104HH14 , 5F004AA09 , 5F004AA16 , 5F004DA00 , 5F004DA01 , 5F004DA04 , 5F004DA11 , 5F004DA15 , 5F004DA16 , 5F004DA17 , 5F004DA23 , 5F004DA25 , 5F004DA26 , 5F004DB00 , 5F004DB01 , 5F004DB03 , 5F004DB07 , 5F004DB08 , 5F004DB09 , 5F004DB10 , 5F004DB12 , 5F004DB13 , 5F004DB14 , 5F004DB17 , 5F004EA01 , 5F004EA03 , 5F004EA06 , 5F004EA07 , 5F004EA13 , 5F004EA28 , 5F004EA29 , 5F004EB02 , 5F004EB08 , 5F033HH04 , 5F033HH08 , 5F033HH18 , 5F033HH19 , 5F033HH28 , 5F033HH33 , 5F033QQ01 , 5F033QQ08 , 5F033QQ09 , 5F033QQ12 , 5F033QQ16 , 5F033QQ23 , 5F033QQ26 , 5F033QQ28 , 5F033QQ29 , 5F033QQ35 , 5F033RR04 , 5F033VV16 , 5F033WW01 , 5F033XX03 , 5F046LA18 , 5F046LB09

引用特許：

出願人引用 (4件)

特開昭58-098942
特開昭60-007736
特開昭64-025537

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