半導体装置及び半導体装置の製造方法

発明者： , ,
出願人/特許権者：
代理人 (4件)：中島司朗 , 小林国人 , 川畑孝二 , 木村公一
公報種別：公開公報
出願番号（国際出願番号）：特願2009-015909
公開番号（公開出願番号）：特開2010-177292
出願日： 2009年01月27日
公開日（公表日）： 2010年08月12日
要約：

【課題】相補型LDMOSトランジスタとCMOSトランジスタとを混載した半導体装置を、トランジスタ毎の特性のばらつきを抑制して製造する。【解決手段】同一半導体基板にCMOSトランジスタと相補型LDMOSトランジスタを混載した半導体装置の製造方法であって、LDMOSトランジスタのp型及びn型ボディ層を形成する際、ゲート電極形成に用いたフォトレジストをそのままマスクとして用いる。【選択図】図5

請求項（抜粋）：

半導体基板に、第1導電型ドレイン拡散層と第2導電型ボディ層とを形成し、前記第2導電型ボディ層内に第1導電型ソース拡散層及びボディコンタクト層とを形成し、前記半導体基板のうち、前記第1導電型ドレイン拡散層と前記第1導電型ソース拡散層とに挟まれた領域上にゲート電極を形成した第1導電型LDMOSトランジスタを含む半導体装置の製造方法であって、半導体基板に第1導電型のウェル拡散層を形成する工程(a)と、前記半導体基板内の前記ウェル拡散層に相当する領域上にゲート絶縁膜、ゲート用導電膜及びフォトレジスト膜を順次形成する工程(b)と、フォトリソグラフィーにより、前記フォトレジスト膜のうち所定の領域に形成された部分を除去し、残存するフォトレジスト膜をマスクとしてゲート用導電膜をエッチングして、所定の領域に開口部を形成する工程(c)と、前記半導体基板上に残存するゲート用導電膜及びフォトレジストをマスクとして、第2導電型の不純物イオンを注入し、ボディ層を形成する工程(d)と、前記ゲート用導電膜のうち、前記開口部側面の一部を基準として前記ゲート電極となる部分を残して、電極ゲート用導電膜を除去する工程(e) とを含むことを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/823 , H01L 27/088 , H01L 27/092

FI (2件)：

H01L27/08 102B , H01L27/08 321E

Fターム (17件)：

5F048AA05 , 5F048AC01 , 5F048AC03 , 5F048AC06 , 5F048BA01 , 5F048BB16 , 5F048BB20 , 5F048BC03 , 5F048BC06 , 5F048BC18 , 5F048BD04 , 5F048BE03 , 5F048BE04 , 5F048BE06 , 5F048BF17 , 5F048BF18 , 5F048BG12

引用特許：

出願人引用 (1件)

LDMOS型半導体装置とその製造方法
公報種別：公開公報出願番号：特願平11-233843 出願人：株式会社リコー

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