不揮発性半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (2件)：伊丹勝 , 田村和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2009-070533
公開番号（公開出願番号）：特開2010-225222
出願日： 2009年03月23日
公開日（公表日）： 2010年10月07日
要約：

【課題】消去動作を高速に実行可能にした不揮発性半導体記憶装置を提供する。【解決手段】消去動作を行う場合において、選択ソース線SL0に消去電圧Vera1を印加する一方その他のソース線SL1〜3には接地電圧VSSを印加し、続いてソース側選択ゲート線SGS0に電圧Vera1よりも小さい電圧Vera2を所定時間遅れて印加する。一方、消去対象のメモリトランジスタMTrに接続されるワード線WL1に接地電圧VSSを印加する一方、それ以外のワード線WL0、2、3をフローティング状態とする。【選択図】図2

請求項（抜粋）：

直列接続された複数のメモリトランジスタを含むメモリストリングと、前記メモリストリングの一端に形成され前記メモリストリングを選択する場合に導通するドレイン側選択トランジスタと、前記メモリストリングの他端に形成され前記メモリストリングを選択する場合に導通するソース側選択トランジスタと、前記ドレイン側選択トランジスタの他端に接続され前記メモリトランジスタに書き込むべきデータに対応する電圧を供給されると共に前記メモリトランジスタから読み出された信号を読み出すビット線と、前記ソース側選択トランジスタの他端に接続されるソース線と前記メモリトランジスタ、前記ドレイン側選択トランジスタ、及び前記ソース側選択トランジスタを制御して前記メモリトランジスタの読み出し動作、書き込み動作及び消去動作を実行する制御回路とを備え、前記メモリストリングは、基板に対して垂直方向に延びる柱状部を有すると共に前記複数のメモリトランジスタのボディとして機能する第1半導体層と、前記第1半導体層を取り囲むように形成された電荷蓄積層と、前記電荷蓄積層を取り囲むように形成され、前記基板に対して平行に延びると共に複数層に亘り積層され前記複数のメモリトランジスタのゲートとして機能する第1導電層とを備え、前記ドレイン側選択トランジスタは、前記第1半導体層の一端に接し前記基板に対して垂直方向に延びると共に前記ドレイン側選択トランジスタのボディとして機能する第2半導体層と、前記第2半導体層を取り囲むように形成された第2ゲート絶縁層と、前記第2ゲート絶縁層を取り囲み、前記基板に対して平行に延びると共に前記選択トランジスタのゲートとして機能する前記第2導電層とを備え、前記ソース側選択トランジスタは、前記第1半導体層の他端に接し前記基板に対して垂直方向に延びると共に前記ソース側選択トランジスタのボディとして機能する第3半導体層と、前記第3半導体層を取り囲むように形成された第3ゲート絶縁層と、前記第3ゲート絶縁層を取り囲み、前記基板に対して平行に延びると共に前記ソース選択トランジスタのゲートとして機能する前記第3導電層とを備え、前記基板上に配列されたm行n列(m、nは2以上の整数)の前記第1半導体層が1つのメモリセルブロックを構成し、前記第1導電層が、前記1つのメモリセルブロック内に配列された(m×n)個の前記第1半導体層毎に共通に接続され、前記第2導電層が、1つの前記メモリセルブロック内において第1方向に沿って配列されたn個の前記第2半導体層毎に共通に接続され、前記第3導電層が、1つの前記メモリセルブロック内において前記第1方向に沿って配列されたn個の前記第3半導体層毎に共通に接続され、前記ビット線は、1つの前記メモリセルブロック内において前記第1方向とは直交する第2方向に沿って配列されたm個の前記第2半導体層に共通に接続され、前記ソース線が、1つの前記メモリセルブロック内において第1方向に沿って配列されたn個の前記第3半導体層に共通に接続され、前記制御回路は、1つの前記メモリセルブロック内においてデータ消去動作を行う場合において、 1つのメモリセルブロック内におけるm本の前記ソース線のうちの1つの選択ソース線に第1電圧を印加する一方、その他の前記ソース線には、前記データ消去動作の開始前の前記ソース線の電圧に等しい第2電圧を印加し、続いて前記選択ソース線に接続された前記ソース側選択トランジスタの前記第3導電層に前記第1電圧よりも小さい第3電圧を前記第1電圧の印加よりも所定時間遅れて印加し、前記第1電圧と前記第3電圧との間の電位差により前記第3ゲート絶縁層近傍において正孔電流を発生させると共に、消去対象の前記メモリトランジスタに接続される前記第1導電層に第4電圧を印加する一方、それ以外の前記第1導電層をフローティング状態とし、これにより、前記第1半導体層の電位と前記第1導電層の電位との間の電位差により前記電荷蓄積層の電荷を変化させることを特徴とする不揮発性半導体記憶装置。

IPC (7件)：

G11C 16/02 , G11C 16/04 , H01L 21/824 , H01L 29/788 , H01L 29/792 , H01L 27/115 , G11C 16/06

FI (5件)：

G11C17/00 612E , G11C17/00 622E , H01L29/78 371 , H01L27/10 434 , G11C17/00 635

Fターム (34件)：

5B125BA02 , 5B125CA01 , 5B125DC01 , 5B125DC11 , 5B125DC12 , 5B125DC18 , 5B125DE13 , 5B125EA05 , 5B125EC01 , 5B125EC03 , 5B125EC04 , 5B125EC06 , 5B125EC08 , 5B125EC09 , 5B125EG01 , 5B125EG02 , 5B125FA02 , 5B125FA07 , 5F083EP18 , 5F083EP22 , 5F083EP48 , 5F083ER11 , 5F083ER23 , 5F083GA10 , 5F083KA01 , 5F083KA05 , 5F083KA11 , 5F083LA05 , 5F101BA45 , 5F101BB02 , 5F101BD16 , 5F101BD22 , 5F101BD34 , 5F101BE07

引用特許：

出願人引用 (1件)

不揮発性半導体記憶装置及びその製造方法
公報種別：公開公報出願番号：特願2006-086674 出願人：株式会社東芝

審査官引用 (1件)

不揮発性半導体記憶装置及びその製造方法
公報種別：公開公報出願番号：特願2006-086674 出願人：株式会社東芝

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