特許

J-GLOBAL ID：201003079813758050

メモリ制御装置、メモリ最適化プログラムおよびメモリ最適化方法

発明者： 竹田 由彦
出願人/特許権者： 東芝ストレージデバイス株式会社
代理人 (1件)： 酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2008-335255
公開番号（公開出願番号）：特開2010-157113
出願日： 2008年12月26日
公開日（公表日）： 2010年07月15日
要約：

【課題】DQS信号の立ち上がりおよび立ち下がりでDQ信号からデータを確実に受信すること。【解決手段】メモリ制御装置2は、立ち上がりエッジおよび立ち下がりエッジが一定の周期で出現するDQS信号を遅延させて遅延時間が互いに異なる複数の遅延DQS信号を生成するレシーバ回路20と、既知の参照データを一部に持つDQ信号から、生成されたそれぞれの遅延DQS信号の立ち上がりエッジまたは立ち下がりエッジに対応する部分のデータを抽出するデータ抽出部210と、抽出されたそれぞれのデータが参照データと一致するか否かを判定するデータ判定部240と、一致すると判定されたデータに対応する遅延DQS信号の遅延時間から、DQS信号の立ち上がりエッジに対する遅延時間の範囲およびDQS信号の立ち下がりエッジに対する遅延時間の範囲をそれぞれ決定する上下限値決定部250と、を備える。【選択図】 図2

請求項（抜粋）：

立ち上がり部分および立ち下がり部分が一定の周期で出現するクロック信号を遅延させて遅延時間が互いに異なる複数の遅延クロック信号を生成する生成部と、 既知の参照データを一部に持つデータ信号から、前記生成部によって生成されたそれぞれの遅延クロック信号の立ち上がり部分または立ち下がり部分に対応する部分のデータを抽出する抽出部と、 前記抽出部によって抽出されたそれぞれのデータが参照データと一致するか否かを判定する判定部と、 前記判定部によって一致すると判定されたデータに対応する遅延クロック信号の遅延時間から、クロック信号の立ち上がり部分に対する遅延時間の範囲およびクロック信号の立ち下がり部分に対する遅延時間の範囲をそれぞれ決定する決定部と、 を備えることを特徴とするメモリ制御装置。

IPC (1件)：

G06F 12/00

FI (2件)：

G06F12/00 564D ,  G06F12/00 597D

Fターム (1件)：

5B060CC03

引用特許：

出願人引用 (1件)

• メモリ制御装置
  公報種別：公開公報   出願番号：特願2001-290163   出願人：株式会社リコー