特許
J-GLOBAL ID：201003085602508953

半導体記憶装置

発明者：
稲場 恒夫

稲場 恒夫 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (2件)： 伊丹 勝 ,  田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2008-177798
公開番号（公開出願番号）：特開2010-020811
出願日： 2008年07月08日
公開日（公表日）： 2010年01月28日
要約：
【課題】メモリセルにショート不良が生じた場合においても、不良のメモリセルにおけるリーク電流を低減して、誤書き込み/誤読み出し等を防止する。【解決手段】ショート不良検出回路30は、ダイオードDiが短絡不良したメモリセルMCを検出するため、メモリセルMCに逆バイアスを印加し、ワード線WLに電流が流れるか否かを電流検出器33により検出する。また、ビット線BLに関しては、電圧が所定値より上昇するか否かを差動増幅器31により検知する。【選択図】図13
請求項（抜粋）：
整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第1配線及び複数の第2配線の交差部に配置され且つ前記可変抵抗素子が少なくとも第1の抵抗値とこれよりも高い第2の抵抗値とを有し得るように構成されたメモリセルアレイと、 前記第1配線及び前記第2配線を選択的に駆動する制御回路と を備え、 前記制御回路は、 前記整流素子が短絡不良状態であるメモリセルの前記可変抵抗素子を、第1の抵抗値からこれよりも高い前記第2の抵抗値を有するように書き換える短絡不良対策プログラム動作を実行可能に構成された ことを特徴とする半導体記憶装置。
IPC (3件)：
G11C 29/04 ,  G11C 29/56 ,  G11C 13/00
FI (3件)：
G11C29/00 671K ,  G11C29/00 651Z ,  G11C13/00 A
Fターム (5件)：
5L106AA10 ,  5L106CC31 ,  5L106FF04 ,  5L106FF05 ,  5L106GG05
引用特許：
出願人引用 (1件) 審査官引用 (4件)
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