特許

J-GLOBAL ID：201003087318258362

半導体装置およびその製造方法

発明者： 森 門 六月生 ,  成 毛 清 実 ,  角 田 弘 昭 ,  丸 山 徹 ,  荒 井 史 隆
出願人/特許権者： 株式会社東芝
代理人 (5件)： 吉武 賢次 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康 ,  箱崎 幸雄
公報種別：公開公報
出願番号（国際出願番号）：特願2008-326023
公開番号（公開出願番号）：特開2010-147414
出願日： 2008年12月22日
公開日（公表日）： 2010年07月01日
要約：

【課題】不揮発性メモリセルの特性を向上することが可能な半導体装置を提供する。【解決手段】半導体装置の不揮発性メモリセルは、アクティブエリア1AA上に設けられたトンネル絶縁膜2と、トンネル絶縁膜上に設けられた浮遊ゲート電極3と、浮遊ゲート電極の上方に設けられた制御ゲート電極10と、浮遊ゲート電極と制御ゲート電極との間に設けられた電極間絶縁膜9とを含み、不揮発性メモリセルのチャネル幅方向の断面において、アクティブエリアの上面のチャネル幅方向の寸法は、トンネル絶縁膜の下面のチャネル幅方向の寸法以下であり、かつ、トンネル絶縁膜の上面のチャネル幅方向の寸法は、浮遊ゲート電極の下面のチャネル幅方向の寸法未満である。【選択図】図3A

請求項（抜粋）：

周囲が素子分離絶縁膜で囲まれたアクティブエリアを含む半導体基板と、前記アクティブエリア上に設けられた不揮発性メモリセルとを具備してなる半導体装置であって、 前記不揮発性メモリセルは、 前記アクティブエリア上に設けられたトンネル絶縁膜と、 前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、 前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、 前記浮遊ゲート電極と前記制御ゲート電極との間に設けられた電極間絶縁膜とを含み、 前記不揮発性メモリセルのチャネル幅方向の断面において、 前記アクティブエリアの上面の前記チャネル幅方向の寸法は、前記トンネル絶縁膜の上面の前記チャネル幅方向の寸法以下であり、かつ、前記トンネル絶縁膜の上面の前記チャネル幅方向の寸法は、前記浮遊ゲート電極の下面の前記チャネル幅方向の寸法未満である ことを特徴とする半導体装置。

IPC (4件)：

H01L 21/824 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L29/78 371 ,  H01L27/10 434

Fターム (56件)：

5F083EP03 ,  5F083EP23 ,  5F083EP33 ,  5F083EP34 ,  5F083EP43 ,  5F083EP44 ,  5F083EP53 ,  5F083EP56 ,  5F083EP63 ,  5F083EP68 ,  5F083EP76 ,  5F083ER22 ,  5F083GA06 ,  5F083GA21 ,  5F083GA22 ,  5F083GA27 ,  5F083HA02 ,  5F083HA08 ,  5F083JA02 ,  5F083JA03 ,  5F083JA04 ,  5F083JA05 ,  5F083JA06 ,  5F083JA19 ,  5F083JA35 ,  5F083JA53 ,  5F083KA01 ,  5F083LA02 ,  5F083LA21 ,  5F083NA01 ,  5F083NA06 ,  5F083PR03 ,  5F083PR05 ,  5F083PR06 ,  5F083PR21 ,  5F083PR33 ,  5F083PR34 ,  5F083PR40 ,  5F101BA23 ,  5F101BA26 ,  5F101BA29 ,  5F101BA35 ,  5F101BA36 ,  5F101BB05 ,  5F101BB08 ,  5F101BD07 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BD35 ,  5F101BE07 ,  5F101BF03 ,  5F101BF09 ,  5F101BH08 ,  5F101BH14 ,  5F101BH16

引用特許：

出願人引用 (1件)

• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願2004-377295   出願人：株式会社東芝