半導体装置およびその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2009-027604
公開番号（公開出願番号）：特開2010-183022
出願日： 2009年02月09日
公開日（公表日）： 2010年08月19日
要約：

【課題】不揮発性メモリセルを有する半導体装置において、駆動力の低下を抑えて、信頼度を向上させることのできる技術を提供する。【解決手段】メモリセルMC1をp型の導電性を示す導電膜からなる選択ゲート電極CGを有する選択用pMIS(Qpc)とp型の導電性を示す導電膜からなるメモリゲート電極MGを有するメモリ用pMIS(Qpm)とから構成し、書込み時には半導体基板1側からホットエレクトロンを電荷蓄積層CSLへ注入し、消去時にはメモリゲート電極MGからホットホールを電荷蓄積層CSLへ注入する。【選択図】図1

請求項（抜粋）：

メモリセルを有する半導体装置であって、前記メモリセルは、半導体基板に形成されたn型の導電性を示す第1ウェルと、前記第1ウェル上に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成され、p型の導電性を示す第1導電膜からなる選択ゲート電極と、前記選択ゲート電極の片側面に形成され、かつ、p型の導電性を示す第2導電膜からなるメモリゲート電極と、前記選択ゲート電極と前記メモリゲート電極との間に形成され、かつ、前記メモリゲート電極と前記半導体基板との間に形成された第2ゲート絶縁膜と、前記第1ウェルに形成され、かつ、p型の導電性を示す第1ソース領域およびp型の導電性を示す第1ドレイン領域とを有することを特徴とする半導体装置。

IPC (8件)：

H01L 21/824 , H01L 27/115 , H01L 29/788 , H01L 29/792 , H01L 27/10 , H01L 21/823 , H01L 27/088 , H01L 27/092

FI (6件)：

H01L27/10 434 , H01L29/78 371 , H01L27/10 481 , H01L27/08 102H , H01L27/08 321K , H01L27/08 102B

Fターム (79件)：

5F048AA07 , 5F048AA08 , 5F048AB01 , 5F048AC03 , 5F048AC10 , 5F048BA01 , 5F048BB01 , 5F048BB06 , 5F048BB07 , 5F048BB08 , 5F048BB12 , 5F048BB16 , 5F048BC01 , 5F048BC03 , 5F048BC06 , 5F048BD01 , 5F048BD04 , 5F048BE02 , 5F048BE03 , 5F048BF02 , 5F048BF05 , 5F048BF06 , 5F048BF07 , 5F048BF12 , 5F048BF16 , 5F048BG01 , 5F048BG03 , 5F048BG13 , 5F048DA25 , 5F048DA27 , 5F048DA30 , 5F083EP17 , 5F083EP18 , 5F083EP33 , 5F083EP35 , 5F083EP36 , 5F083EP63 , 5F083EP68 , 5F083ER03 , 5F083ER06 , 5F083ER09 , 5F083ER11 , 5F083ER21 , 5F083ER29 , 5F083ER30 , 5F083JA35 , 5F083JA36 , 5F083JA39 , 5F083JA40 , 5F083JA53 , 5F083MA06 , 5F083MA20 , 5F083NA01 , 5F083PR40 , 5F083PR43 , 5F083PR44 , 5F083PR48 , 5F083PR53 , 5F083PR54 , 5F083ZA03 , 5F083ZA12 , 5F083ZA13 , 5F083ZA21 , 5F101BA45 , 5F101BA54 , 5F101BB02 , 5F101BC02 , 5F101BC11 , 5F101BD07 , 5F101BD14 , 5F101BD22 , 5F101BD27 , 5F101BD35 , 5F101BD36 , 5F101BE02 , 5F101BE05 , 5F101BE07 , 5F101BF05 , 5F101BH21

引用特許：

審査官引用 (1件)

半導体装置
公報種別：公開公報出願番号：特願2007-134085 出願人：株式会社ルネサステクノロジ

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