特許
J-GLOBAL ID：200903040846132624

半導体装置

発明者：
安井 感

安井 感 について

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石丸 哲也

石丸 哲也 について

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久本 大

久本 大 について

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嶋本 泰洋

嶋本 泰洋 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2007-134085
公開番号（公開出願番号）：特開2008-288503
出願日： 2007年05月21日
公開日（公表日）： 2008年11月27日
要約：
【課題】ゲート絶縁膜中に電荷蓄積部を含む不揮発性メモリセルを有する半導体装置において、不揮発性メモリ領域の面積を縮小する。【解決手段】メモリゲート電極11Aに、局所的に電界が集中するコーナー部11cnを設け、メモリゲート電極11A中の電荷をFNトンネル動作によりゲート絶縁膜2a中の電荷蓄積部に注入する消去方式を用いる。FNトンネルにより消去時の消費電流を低減できるため、メモリモジュールの電源回路面積を低減できる。また、書込みディスターブ耐性を向上できるために、より簡易なメモリアレイ構成を採用してメモリアレイ面積を低減できる。両者の効果を併せてメモリモジュールの面積を大幅に低減し製造コストを低減できる。また、書込み消去の注入電荷中心が一致するため書換え耐性が向上する。【選択図】図25
請求項（抜粋）：
半導体基板と、前記半導体基板の主面上に設けられた第1ゲート絶縁膜と、前記第1ゲート絶縁膜中に設けられた電荷蓄積部と、前記第1ゲート絶縁膜上に設けられたメモリゲート電極とを有する不揮発性メモリセルを備え、 前記メモリゲート電極において前記第1ゲート絶縁膜に接する側に形成された角部側から前記電荷蓄積部に電荷を注入する構成を有することを特徴とする半導体装置。
IPC (5件)：
H01L 21/824 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115 ,  H01L 27/10
FI (3件)：
H01L29/78 371 ,  H01L27/10 434 ,  H01L27/10 481
Fターム (68件)：
5F083EP18 ,  5F083EP22 ,  5F083EP33 ,  5F083EP35 ,  5F083EP43 ,  5F083EP49 ,  5F083EP63 ,  5F083EP68 ,  5F083ER02 ,  5F083ER03 ,  5F083ER06 ,  5F083ER07 ,  5F083ER11 ,  5F083ER22 ,  5F083ER29 ,  5F083ER30 ,  5F083GA01 ,  5F083GA05 ,  5F083GA06 ,  5F083GA09 ,  5F083GA15 ,  5F083GA21 ,  5F083JA02 ,  5F083JA04 ,  5F083JA05 ,  5F083JA33 ,  5F083JA35 ,  5F083JA53 ,  5F083LA21 ,  5F083MA06 ,  5F083MA19 ,  5F083NA01 ,  5F083PR09 ,  5F083PR14 ,  5F083PR40 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR46 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55 ,  5F083PR56 ,  5F083ZA05 ,  5F083ZA06 ,  5F083ZA07 ,  5F083ZA21 ,  5F101BA45 ,  5F101BA46 ,  5F101BA47 ,  5F101BA54 ,  5F101BB02 ,  5F101BC03 ,  5F101BC11 ,  5F101BD07 ,  5F101BD10 ,  5F101BD22 ,  5F101BD35 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BF01 ,  5F101BF02 ,  5F101BF03 ,  5F101BF05 ,  5F101BF09 ,  5F101BH16 ,  5F101BH21
引用特許：
出願人引用 (4件)
全件表示
審査官引用 (2件)

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