特許

J-GLOBAL ID：201003094495175350

半導体記憶装置

発明者： 関口 知紀 ,  伊藤 清男 ,  竹村 理一郎 ,  秋山 悟
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2008-227851
公開番号（公開出願番号）：特開2010-061760
出願日： 2008年09月05日
公開日（公表日）： 2010年03月18日
要約：

【課題】高速動作と低消費電力を実現可能な半導体記憶装置を提供する。【解決手段】例えば、DRAMにおいて、メモリセルに接続されるセンスアンプ外部ビット線BL0T,BL0Bと、センスアンプに接続されるセンスアンプ内部ビット線BIT,BIBと、BL0T,BL0BとBIT,BIBとをトランスファーゲート制御信号TG0に応じて接続・分離するトランスファーゲートとを設ける。ワード線WLの活性化(ACT)の際には、メモリセル情報がセンスアンプで増幅された後、TG0を非活性化することでBL0T,BL0BとBIT,BIBとを分離し、センスアンプを非活性化する。読み出し(RD)の際には、TG0を活性化し、共通ソース線CSP,CSNによってセンスアンプを活性化することでセンスアンプからの読み出しを行い、その後、再度TG0およびセンスアンプを非活性化する。【選択図】図3

請求項（抜粋）：

ワード線と、 複数のビット線と、 記憶素子、および前記ワード線が活性状態の際に前記記憶素子を前記複数のビット線内の対応するビット線に接続するメモリセルトランジスタを含んだ複数のメモリセルと、 活性状態の際に前記複数のビット線の電圧の増幅ならびにラッチを行う複数のセンスアンプと、 活性状態の際に前記複数のビット線と前記複数のセンスアンプの間を導通させる複数のトランスファーゲートとを備え、 前記複数のトランスファーゲートおよび前記ワード線が活性状態にされ、前記複数のセンスアンプが活性状態にされた後、前記ワード線が活性状態のままで、前記複数のトランスファーゲートが非活性状態にされ、前記複数のビット線と前記複数のセンスアンプの間が非導通の状態で前記複数のセンスアンプが非活性状態にされることを特徴とする半導体記憶装置。

IPC (1件)：

G11C 11/409

FI (2件)：

G11C11/34 353C ,  G11C11/34 353E

Fターム (13件)：

5M024AA06 ,  5M024BB14 ,  5M024BB15 ,  5M024BB40 ,  5M024CC62 ,  5M024CC74 ,  5M024CC82 ,  5M024PP01 ,  5M024PP02 ,  5M024PP03 ,  5M024PP04 ,  5M024PP05 ,  5M024PP07

引用特許：

出願人引用 (2件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平11-055289   出願人：三菱電機株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平7-143659   出願人：株式会社東芝