特許

J-GLOBAL ID：201003099055115080

自己整合エピタキシャルソース及びドレイン張り出し部を有する半導体デバイス

発明者： ゼル,ベルンハルト ,  ガーニ,タヒール ,  マーシー,アナンド ,  ゴメス,ハリー
出願人/特許権者： インテル コーポレイション
代理人 (3件)： 伊東 忠彦 ,  大貫 進介 ,  伊東 忠重
公報種別：公表公報
出願番号（国際出願番号）：特願2009-552937
公開番号（公開出願番号）：特表2010-520651
出願日： 2008年03月26日
公開日（公表日）： 2010年06月10日
要約：

ゲート誘電層に近接する自己整合ソース及びドレイン張り出し部を有するトランジスタの作製方法は、基板上にゲート積層体を作製する工程、前記ゲート積層体に隣接する前記基板の領域へドーパントを注入する工程であって、前記ドーパントは前記基板のエッチング速度を増大させ、かつ前記ソース及びドレイン張り出し部の位置を画定する工程、前記基板のドーパントが注入された領域上に設けられた前記ゲート積層体の横方向で対向する面に一対のスペーサを形成する工程、前記基板のドーパントが注入された領域及び該領域の下に位置する前記基板の一部をエッチングする工程であって、前記ドーパントが注入された領域のエッチング速度は該領域の下に位置する前記基板の一部のエッチング速度よりも速い工程、並びに、前記の基板のエッチングされた部分中にシリコンベースの材料を堆積する工程、を有する。

請求項（抜粋）：

基板上にゲート積層体を作製する工程; 前記ゲート積層体に隣接する前記基板の領域へドーパントを注入する工程であって、前記ドーパントは前記基板のエッチング速度を増大させる工程; 前記基板のドーパントが注入された領域上に設けられた前記ゲート積層体の横方向で対向する面に一対のスペーサを形成する工程; 前記基板のドーパントが注入された領域及び該領域の下に位置する前記基板の領域をエッチングする工程であって、前記のドーパントが注入された領域のエッチング速度は該領域の下に位置する前記基板の領域のエッチング速度よりも速い工程;並びに 前記基板のエッチングされた領域中にシリコン含有材料を堆積することで、ソース領域及びドレイン領域だけでなくソース張り出し部及びドレイン張り出し部を形成する工程; を有する方法。

IPC (6件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/265 ,  H01L 29/423 ,  H01L 29/49 ,  H01L 29/786

FI (10件)：

H01L29/78 301S ,  H01L29/78 301P ,  H01L21/265 W ,  H01L29/58 G ,  H01L29/78 616L ,  H01L29/78 616T ,  H01L29/78 627F ,  H01L29/78 620 ,  H01L29/78 616V ,  H01L29/78 617T

Fターム (121件)：

4M104AA01 ,  4M104AA03 ,  4M104AA04 ,  4M104AA05 ,  4M104AA09 ,  4M104BB02 ,  4M104BB04 ,  4M104BB05 ,  4M104BB07 ,  4M104BB13 ,  4M104BB14 ,  4M104BB17 ,  4M104BB20 ,  4M104BB21 ,  4M104BB25 ,  4M104BB34 ,  4M104BB36 ,  4M104CC01 ,  4M104CC05 ,  4M104DD03 ,  4M104DD04 ,  4M104DD23 ,  4M104DD45 ,  4M104DD50 ,  4M104DD63 ,  4M104DD71 ,  4M104EE03 ,  4M104EE09 ,  4M104EE16 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  5F110AA26 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE01 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE09 ,  5F110EE11 ,  5F110EE14 ,  5F110EE31 ,  5F110EE42 ,  5F110EE43 ,  5F110EE44 ,  5F110EE45 ,  5F110EE50 ,  5F110FF01 ,  5F110FF02 ,  5F110FF27 ,  5F110FF28 ,  5F110FF29 ,  5F110GG02 ,  5F110GG12 ,  5F110GG17 ,  5F110HJ01 ,  5F110HJ02 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HJ14 ,  5F110HJ23 ,  5F110HK05 ,  5F110HK08 ,  5F110HK09 ,  5F110HK34 ,  5F110HK37 ,  5F110HM02 ,  5F110HM14 ,  5F110NN02 ,  5F110NN22 ,  5F110NN23 ,  5F110NN24 ,  5F110NN27 ,  5F110NN33 ,  5F110QQ02 ,  5F110QQ04 ,  5F110QQ11 ,  5F110QQ19 ,  5F140AA06 ,  5F140AC28 ,  5F140AC36 ,  5F140BA00 ,  5F140BA01 ,  5F140BA03 ,  5F140BA06 ,  5F140BA07 ,  5F140BA08 ,  5F140BD11 ,  5F140BD12 ,  5F140BD13 ,  5F140BE09 ,  5F140BE10 ,  5F140BE16 ,  5F140BF01 ,  5F140BF03 ,  5F140BF04 ,  5F140BF05 ,  5F140BF07 ,  5F140BF10 ,  5F140BG01 ,  5F140BG08 ,  5F140BG12 ,  5F140BG14 ,  5F140BG18 ,  5F140BG36 ,  5F140BH06 ,  5F140BH27 ,  5F140BH49 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BJ30 ,  5F140BK09 ,  5F140BK10 ,  5F140BK18 ,  5F140CC02 ,  5F140CC03 ,  5F140CC08 ,  5F140CC10

引用特許：

出願人引用 (7件)

• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願2001-304010   出願人：株式会社東芝
• CVDエッチングおよび堆積シーケンスにより形成されるCMOSトランジスタ接合領域
  公報種別：公表公報   出願番号：特願2007-549723   出願人：インテル・コーポレーション
• 犠牲スペーサを利用して歪みチャネル電界効果トランジスタを製造するための構造体及び方法
  公報種別：公表公報   出願番号：特願2007-533774   出願人：インターナショナル・ビジネス・マシーンズ・コーポレーション, 株式会社東芝
• トランジスタ及びこれの製造方法
  公報種別：公開公報   出願番号：特願2005-236925   出願人：三星電子株式会社
• 量子ドット型MOSトランジスタおよびその製造方法
  公報種別：公表公報   出願番号：特願平10-501321   出願人：コミツサリアタレネルジーアトミーク
• 特開昭63-153863
  
• 高誘電率ゲート誘電体および金属ゲート電極をもつ半導体デバイスの作成方法
  公報種別：公表公報   出願番号：特願2007-544642   出願人：インテルコーポレイション

審査官引用 (1件)

• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願2001-304010   出願人：株式会社東芝