特許

J-GLOBAL ID：201003099235010847

半導体装置及びその製造方法

発明者： 引田 正洋 ,  田中 健一郎 ,  上田 哲三
出願人/特許権者： パナソニック株式会社
代理人 (11件)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也
公報種別：公開公報
出願番号（国際出願番号）：特願2009-070186
公開番号（公開出願番号）：特開2010-225765
出願日： 2009年03月23日
公開日（公表日）： 2010年10月07日
要約：

【課題】接合型電界効果トランジスタ等の半導体装置において、オン抵抗を低減できるようにする。【解決手段】半導体装置の製造方法は、まず、基板101の上に第1の窒化物半導体層103、第2の窒化物半導体層104及びp型の第3の半導体層105を順次エピタキシャル成長する。これよりも後に、第3の半導体層105を選択的に除去する。これよりも後に、第2の窒化物半導体層104の上に、第4の窒化物半導体層106をエピタキシャル成長する。これよりも後に、第3の半導体層105の上にゲート電極を形成する。【選択図】図2

請求項（抜粋）：

基板の上に第1の窒化物半導体層、該第1の窒化物半導体層と比べてバンドギャップエネルギーが大きい第2の窒化物半導体層を順次エピタキシャル成長する工程(a)と、 前記第2の窒化物半導体層の上に、p型の第3の半導体層をエピタキシャル成長する工程(b)と、 前記第3の半導体層を選択的に除去する工程(c)と、 前記工程(c)よりも後に、第2の窒化物半導体層の上に、第4の窒化物半導体層をエピタキシャル成長する工程(d)と、 前記第3の半導体層の上にゲート電極を形成する工程(e)とを備えていることを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/337 ,  H01L 29/808 ,  H01L 21/338 ,  H01L 29/778 ,  H01L 29/812

FI (2件)：

H01L29/80 C ,  H01L29/80 H

Fターム (24件)：

5F102FA00 ,  5F102FA02 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GD04 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ10 ,  5F102GK04 ,  5F102GK09 ,  5F102GL04 ,  5F102GM04 ,  5F102GQ01 ,  5F102GR01 ,  5F102GR12 ,  5F102GT01 ,  5F102GV05 ,  5F102GV06 ,  5F102GV08 ,  5F102HC01 ,  5F102HC02 ,  5F102HC15 ,  5F102HC21

引用特許：

出願人引用 (1件)

• 半導体装置
  公報種別：公開公報   出願番号：特願2004-054330   出願人：株式会社東芝