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J-GLOBAL ID:201102204511388206   整理番号:11A0184919

低コスト3D TSV IC技術における設計課題と配慮点

Design Issues and Considerations for Low-Cost 3-D TSV IC Technology
著者 (39件):
資料名:
巻: 46  号:ページ: 293-307  発行年: 2011年01月 
JST資料番号: B0761A  ISSN: 0018-9200  CODEN: IJSCBC  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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低コスト3次元(3D)Cu貫通シリコンビア(TSV)技術の主な設計課題と配慮点について調べた。TSVのバックエンド工程(BEOL)配線信頼性への影響を監視するとともに熱サイクル試験により,3D化は,BEOL配線の信頼性を損なわないことを示し,何の不良も観測しなかった。TSV応力のMOS素子への影響により,しきい値電圧(Vth)のシフトを生じ,設計中この原因を解明するため,さらに解析とモデリングが必要である。3Dチップ積層中熱ホットスポット(高温点)が,2Dチップより3倍温度上昇を生じるため,設計においてこの点を考慮した熱フロアプラニングを提案した。3D処理中何の静電放電(ESD)現象も観測しなかったが,さらに注意深いモニタリングが必要である。3Dチップ積層中2層間の雑音結合は,2D システム-オン-チップ(SoC)より小さい20dBであった。これにより,混合信号システム性能向上への機会を切り開いた。提案したRCモデルを用いて,TSVのデジタル回路性能への影響を正確にモデル化し,リング発振器による積層中両層の測定から,デジタル信号をTSV中高速と低電力で駆動できることを示した。3Dネットワーク-オン-チップ(NoC)化の実験結果から,NoC概念を2Dから3D SoCへ低面積(0.018mm2)と低電力(3%)オーバーヘッドで拡張可能であることを示した。
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分類 (1件):
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集積回路一般 
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