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J-GLOBAL ID：201102204709562988   整理番号：11A1519389

8T DP-SRAMセルのライトディスターブ特性を改善するビット線イコライズ回路を備えた28nm DP-SRAM

A 28-nm dual-port SRAM macro with active bitline equalizing circuitry against write disturb issue

著者 (8件)： 石井雄一郎 (ルネサスエレクトロニクス) ,  藤原英弘 (ルネサスエレクトロニクス) ,  新居浩二 (ルネサスエレクトロニクス) ,  千ケ崎英夫 (ルネサスデザイン) ,  黒宮修 (ルネサスデザイン) ,  佐伯宰 (ルネサスデザイン) ,  宮西篤史 (ルネサスエレクトロニクス) ,  木原雄治 (ルネサスエレクトロニクス)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 111  号： 187(SDM2011 71-96)  ページ： 109-114  発行年： 2011年08月18日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 8TデュアルポートSRAMセルのライトディスターブ状態での動作下限電圧を改善する回路手法を提案する。提案するアクティブビット線イコライズ手法はライトディスターブ状態でのデュアルポートSRAMセルの書き込みマージンを改善する。また提案手法はデュアルポートSRAMの両ポートが非同期動作しても適用することができる。28nmCMOSテクノロジを用いて,256kb容量のデュアルポートSRAMマクロを試作し,25°Cの温度条件でライトアクセスタイム1.4nsおよび0.66Vでの動作を確認した。これは従来回路と比較してライトアクセスタイムで40%の高速化,120mVの動作下限電圧の改善となる。(著者抄録)

シソーラス用語： *SRAM ,  *等化器 ,  ナノテクノロジー ,  ポート ,  半導体集積回路 ,  CMOS構造 ,  電子回路 ,  呼出時間
準シソーラス用語： *DP-SRAM ,  *等化回路 ,  デュアルポート ,  CMOS集積回路 ,  アクセスタイム

分類 (2件)： 半導体集積回路  (NC03162T) ,  その他の伝送回路素子  (NC04070U)

タイトルに関連する用語 (4件)： DP ,  SRAM ,  セル ,  ビット線イコライズ回路