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J-GLOBAL ID：201102213557713100   整理番号：11A1154916

FeRAMセルを用いた本物の電力をゲート制御できる再構成可能なロジックチップ

A Genuine Power-Gatable Reconfigurable Logic Chip with FeRAM Cells

著者 (8件)： IIDA Masahiro (Graduate School of Sci. and Technol., Kumamoto Univ.) ,  KOGA Masahiro (Graduate School of Sci. and Technol., Kumamoto Univ.) ,  INOUE Kazuki (Graduate School of Sci. and Technol., Kumamoto Univ.) ,  AMAGASAKI Motoki (Graduate School of Sci. and Technol., Kumamoto Univ.) ,  ICHIDA Yoshinobu (ROHM Co., Ltd.) ,  SAJI Mitsuro (ROHM Co., Ltd.) ,  IIDA Jun (ROHM Co., Ltd.) ,  SUEYOSHI Toshinori (Graduate School of Sci. and Technol., Kumamoto Univ.)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E94-C  号： 4  ページ： 548-556 (J-STAGE)  発行年： 2011年 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： FPGA(フィールド・プログラマブル・ゲートアレイ)のようなRLD(再構成可能なロジックデバイス)の利点は,工場生産の後でもカスタマイズできることである。活動的な技術規模に起因して,デバイスの密度は増えており電力消費の点で重要な問題になってきた。組込システムのSoCにおいては,電力ゲーティングは主要な電力削減技術の1つである。しかし,大きいオーバヘッドとSRAMが揮発性であるために,SRAMベースのRLDを採用することは困難である。本稿では,著者らは再構成可能なロジックベースのFeRAM(強誘電体ランダムアクセスメモリ)技術のTEG(試験素子グループ)チップを記述した。FeRAMは再構成可能なロジックデバイスに本物の電力ゲート素子の利点をもたらした。チップはアイランド型経路アーキテクチャを採用し,ロジックブロックとしてグレインロジックセルを使用した。FeRAM,FF及び電力ゲート制御回路を内蔵したNV-FF(非揮発性フリップフロップ)をロジックブロックの中の再構成可能メモリとFFの両方として使った。電源のオフ/オンが転換した時に,NV-FFはFeRAMとFFの間を自動的にデータ送信できる。こうして,チップレベル電力ゲーティングが可能になる。休止/リストア時間は1ms以下である。チップは18×18ロジックブロックと54.76mm²の面積を有する。(翻訳著者抄録)

シソーラス用語： *FeRAM ,  電力制御 ,  可能性 ,  論理素子 ,  記憶装置 ,  *非揮発性 ,  強誘電体 ,  双安定回路
準シソーラス用語： フリップフロップ ,  *ロジックセル ,  揮発性メモリ ,  *再構成可能性 ,  *電力ゲーティング

分類 (2件)： 半導体集積回路  (NC03162T) ,  電源回路  (NC05060Q)

引用文献 (16件)：

• USAMI, K. Methodologies for Power Gating. Leakage in Nanometer CMOS Technologies. 2006, 77-104
• KIM, K. Future memory technology including emerging new memories. Proc. 24th Int'l Conf. on Microelectronics, NIS, Serbia and Montenegro, 2008. 2008, 1, 377-384
• KIMURA, H. FeRAM and memory system. Int'l Solid-State Circuit Conf. (ISSCC) Supplymentary Material of SSD Memory Subsystem Innovation Forum, Feb. 2009. 2009
• AMAGASAKI, M. An embedded reconfigurable IP core with variable grain logic cell architecture. Int'l Journal of Reconfigurable Computing. 2008, 2008
• ROSE, J. Architecture of field-programmable gate arrays. Proc. IEEE. 1993, 81, 7, 1013-1028

タイトルに関連する用語 (6件)： FeRAM ,  セル ,  本物 ,  ゲート制御 ,  再構成 ,  ロジック