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J-GLOBAL ID：201102214127425051   整理番号：11A0109370

FIFOをキャッシュ置換ポリシとする正確なキャッシュ構成シミュレーションの高速化

Speeding-up Exact and Fast L1 Cache Configuration Simulation based on FIFO Replacement Policy

著者 (4件)： 多和田雅師 (早稲田大 大学院基幹理工学研究科) ,  柳澤政生 (早稲田大 大学院基幹理工学研究科) ,  大附辰夫 (早稲田大 大学院基幹理工学研究科) ,  戸川望 (早稲田大 大学院基幹理工学研究科)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 110  号： 317(DC2010 24-50)  ページ： 55-60  発行年： 2010年11月22日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 一般にプロセッサのキャッシュ構成はセット数,ブロックサイズ,連想度のパラメータが存在する。組込みシステムでは対象とするアプリケーションが限定されているため,そのキャッシュ構成を最適化することができる。対象アプリケーションに対しキャッシュ置換ポリシとしてLRUを仮定し,これら3つのキャッシュパラメータを変化させたときのキャッシュヒット/ミス数を正確に,かつきわめて高速にシミュレーションする手法としてCRCB手法が提案されている。ところが多くのキャッシュは,キャッシュハードウェアのオーバヘッド削減のためより簡易なキャッシュ置換ポリシとしてFIFOを持つ。本稿では組込みアプリケーションを対象にFIFOをキャッシュ置換ポリシを持つキャッシュ構成シミュレーションの高速化アルゴリズムを提案する。FIFOに対し,キャッシュの性質を利用することで,連想度が異なる複数のキャッシュ構成を一括してシミュレーションしヒット/ミスを判定する手法を提案する。計算機実験の結果,従来のFIFOを対象とするキャッシュ構成シミュレータに対し平均18%高速に,複数のキャッシュ構成のヒット/ミス数を正確に判定できた。(著者抄録)

シソーラス用語： *FIFO ,  *キャッシュメモリ ,  シミュレーション ,  *高速化 ,  アルゴリズム ,  負荷 ,  *マイクロプロセッサ ,  埋込み【挿入】 ,  接続 ,  優先度 ,  待ち行列 ,  *記憶制御
準シソーラス用語： LRU ,  オーバヘッド ,  組込みプロセッサ ,  メモリアクセス ,  キュー

分類 (1件)： 制御方式  (JC02030K)

タイトルに関連する用語 (5件)： FIFO ,  キャッシュ ,  置換 ,  シミュレーション ,  高速化