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J-GLOBAL ID：201102253768873122   整理番号：11A0184914

列並列ΔΣ ADCアーキテクチャを用いた2.1M画素,120フレーム/s CMOSイメージセンサー

A 2.1M Pixels, 120 Frame/s CMOS Image Sensor With Column-Parallel ΔΣ ADC Architecture

著者 (9件)： CHAE Youngcheol (Yonsei Univ., Seoul, KOR) ,  CHEON Jimin (Samsung Electronics, Yongin-City, KOR) ,  LIM Seunghyun (Samsung Electronics, Yongin-City, KOR) ,  KWON Minho (Samsung Electronics, Yongin-City, KOR) ,  YOO Kwisung (Samsung Electronics, Yongin-City, KOR) ,  JUNG Wunki (Samsung Electronics, Yongin-City, KOR) ,  LEE Dong-Hun (Samsung Electronics, Yongin-City, KOR) ,  HAM Seogheon (Samsung Electronics, Yongin-City, KOR) ,  HAN Gunhee (Yonsei Univ., Seoul, KOR)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 46  号： 1  ページ： 236-247  発行年： 2011年01月 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 列並列デルタ-シグマ(ΔΣ)アナログ/デジタル変換器(ADC)アーキテクチャを用いた,2.1M画素,120フレーム/s高速低雑音CMOSイメージセンサーを提案した。このイメージセンサーは,完全集積化列並列2次ΣΔ ADCを用いることにより,高信号対雑音比(SNR),広範囲ダイナミックレンジ(DR)と高フレーム速度を得た。インバータ型ΔΣ変調器と小型デシメーションフイルターにより,2.25μmの微小画素ピッチと同等なシリコン面積に最小化した。ΔΣ ADCにより,高フレーム速度と低消費電力を得るとともに,多重サンプリングと雑音整形により,他設計より優れた雑音性能を得ることができた。0.13μm CMOSプロセスを用いて,イメージセンサー試作品を作製した。測定結果から,2.4e^-_rmsのランダム雑音(RN)と73dBのDRを示した。このCMOSイメージセンサー試作品の消費電力は180mWに過ぎず,エネルギー効率は1.7e^-・nJであった。以上の結果から,RN,DRとエネルギー効率は最新の性能を得ることを示した。提案したアーキテクチャと設計方法は高速低雑音CMOSイメージセンサー用に応用可能である。

シソーラス用語： *CMOS構造 ,  *イメージセンサ ,  *ΔΣ変調 ,  *AD変換器 ,  *高速度 ,  ダイナミックレンジ ,  画素 ,  伝達関数 ,  SC回路 ,  積分器 ,  デシメーション ,  縦続接続 ,  内部雑音 ,  不規則雑音 ,  雑音発生防止 ,  SN比
準シソーラス用語： 雑音伝達関数

分類 (1件)： 撮像・録画装置  (ND12032E)

タイトルに関連する用語 (4件)： ADC ,  アーキテクチャ ,  画素 ,  CMOSイメージセンサー