22nmゲート長,サブ100nmゲートピッチ,および0.08μm<sup>2</sup>SRAMセルを特徴とするシステムオンチップ用途のETSOI CMOS

CHENG K.; KHAKIFIROOZ A.; KULKARNI P.; PONOTH S.; HARAN B.; KUMAR A.; ADAM T.; REZNICEK A.; LOUBET N.; HE H.; KUSS J.; WANG M.; LEVIN T.M.; MONSIEUR F.; LIU Q.; SREENIVASAN R.; CAI J.; KIMBALL A.; MEHTA S.; LUNING S.; ZHU Y.; ZHU Z.; YAMAMOTO T.; BRYANT A.; LIN C.-H.; NACZAS S.; JAGANNATHAN H.; EDGE L.F.; ALLEGRET-MARET S.; DUBE A.; KANAKASABAPATHY S.; SCHMITZ S.; INADA A.; SEO S.; RAYMOND M.; ZHANG Z.; YAGISHITA A.; DEMAREST J.; LI J.; HOPSTAKEN M.

文献

J-GLOBAL ID：201102253826570690 整理番号：11A1648379

22nmゲート長,サブ100nmゲートピッチ,および0.08μm²SRAMセルを特徴とするシステムオンチップ用途のETSOI CMOS

ETSOI CMOS for System-on-Chip Applications Featuring 22nm Gate Length, Sub-100nm Gate Pitch, and 0.08μm² SRAM Cell

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資料名：
巻： 2011 ページ： 306-307 発行年： 2011年
JST資料番号： W0767A ISSN： 2158-5601 資料種別：会議録 (C)
記事区分：短報発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

超薄膜SOI(ETSOI)CMOS構造を,システムオンチップ(SoC)に適用した。マルチV_tトランジスタ,高密度SRAMビットセル,そしてコストフリーなエピタクシー抵抗器とゲートダイオードが特徴である。駆動電流の大幅な改善と顕著なキャパシタンス低減が,28nmバルク低消費電力をもたらす22/20nmETSOIのリング共振器速度の25%改善を実現している。このETSOIは22/20nmSoC応用とそれ以降の世代にまで強力な候補のひとつに数えられると期待される。

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半導体集積回路

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22nmゲート長,サブ100nmゲートピッチ,および0.08μm2SRAMセルを特徴とするシステムオンチップ用途のETSOI CMOS

22nmゲート長,サブ100nmゲートピッチ,および0.08μm²SRAMセルを特徴とするシステムオンチップ用途のETSOI CMOS