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J-GLOBAL ID：201102265230400818   整理番号：11A1161321

65nm CMOSによる256×6bメモリ内蔵56GS/s 6b DAC

A 56GS/s 6b DAC in 65nm CMOS with 256×6b Memory

著者 (11件)： GRESHISHCHEV Yuriy M. (Ciena, Ottawa, CAN) ,  POLLEX Daniel (Ciena, Ottawa, CAN) ,  WANG Shing-Chi (Ciena, Ottawa, CAN) ,  BESSON Marinette (Ciena, Ottawa, CAN) ,  FLEMEKE Philip (Ciena, Ottawa, CAN) ,  SZILAGYI Stefan (Ciena, Ottawa, CAN) ,  AGUIRRE Jorge (Ciena, Ottawa, CAN) ,  FALT Chris (Ciena, Ottawa, CAN) ,  BEN-HAMIDA Naim (Ciena, Ottawa, CAN) ,  GIBBINS Robert (Ciena, Ottawa, CAN) ,  SCHVAN Peter (Ciena, Ottawa, CAN)
資料名： Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (Digest of Technical Papers. IEEE International Solid-State Circuits Conference)
巻： 2011  ページ： 194-195,195A  発行年： 2011年 
JST資料番号： D0753A  ISSN： 0193-6530  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 最新光システムは,40Gb/sと最近では100Gb/s以上でのデータ通信用にDSP方法への依存が増している。CMOS TX DSPシステム-オン-チップ(SoC)集積化への重大な課題は,低電力と小型占有面積とともに4個の6b DACの56GS/s動作要求である。今まで,43GS/s 6b DACの最高サンプリング速度が,SiGe BiCMOSプロセスで報告されている。DAC CMOS化が,1.5GHzに制限された出力信号周波数とともに12GB/sへの拘束要因であった。56GS/sで動作する試験回路を用いることにより,6b CMOS DAC設計の1桁以上改善を示した。65nm CMOS技術により,256×6bメモリ内蔵56GS/s 6b DACを作製し,オンウエハでその性能を測定した。そのDACは,最高26.9GHzの出力周波数で30dBc以上のスプリアスフリーダイナミックレンジ(SFDR)と4.3b以上のENOBを得た。DACコアチップ面積は0.6×0.4mm²以下であった。56GS/sパターン発生モードと400mV_pp出力アイ振幅で,メモリを含む全消費電力は,1.1V/2.5電源で750mW以下であった。

シソーラス用語： *CMOS構造 ,  *DA変換器 ,  ディジタル信号プロセッサ ,  *半導体チップ ,  *送信機 ,  データ通信 ,  *信号標本化 ,  半導体材料 ,  BiCMOS ,  *ダイナミックレンジ ,  符号 ,  消費電力 ,  QPSK ,  アイパターン
準シソーラス用語： SOC【IC】 ,  サンプリング速度 ,  SiGe ,  SFDR ,  ENOB

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (2件)： CMOS ,  DAC