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J-GLOBAL ID:201102276138267577   整理番号:11A1585985

半導体歩留り解析のための回帰木に基づく仮説検証手法の提案

A Hypothesis Verification Method Using Regression Tree for Semiconductor Yield Analysis
著者 (5件):
資料名:
巻: 131  号: 10  ページ: 1232-1239 (J-STAGE)  発行年: 2011年 
JST資料番号: X0451A  ISSN: 0913-6339  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: 日本 (JPN)  言語: 日本語 (JA)
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半導体製造工程における歩留りを改善する品質管理における統計解析によるデータ解析は,製造や設計の状況分析をもとに想定した仮説をグラフや表により可視化しながら妥当性を確認していく仮説検証型である。しかし,急速な製品開発や製品寿命の短縮により困難である。そこで経験や知識に依存しない仮説発見型の解析手法が用いられるようになった。本文では,仮説検証回数で不良要因を特定する手法を提案した。まず,同一不良要因を有する複数の製品の分析データごとに回帰木分析を行い,不良要因仮説群を得る。次に,この群の情報を統合してノード分割時の分割基準指標としてt値でソートする。ここで抽出された属性と分析データの順に不良要因仮説を検証する。この手法により多数の分析データから抽出された不良要因仮説群から仮説検証を行う属性と分析データの順序を仮説発見型手法で決めることができ,少ない検証回数で不良要因を特定できた。
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分類 (2件):
分類
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固体デバイス製造技術一般  ,  統計的品質管理 
引用文献 (9件):
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