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J-GLOBAL ID：201102277070272387   整理番号：11A0598729

位相変動方向検出回路による周期比較方式PLLの高精度化

Accurate Clock Period Comparison for PLL Using Phase-Shift Direction Detector

著者 (4件)： 牧原幸伸 (北海道大学 大学院情報科学研究科) ,  池辺将之 (北海道大学 大学院情報科学研究科) ,  本久順一 (北海道大学 大学院情報科学研究科) ,  佐野栄一 (北海道大学 量子集積エレクトロニクス研究センター)
資料名： 電気学会論文誌 C  (IEEJ Transactions on Electronics, Information and Systems)
巻： 131  号： 3  ページ： 490-498 (J-STAGE)  発行年： 2011年 
JST資料番号： S0810A  ISSN： 0385-4221  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： PLL回路ではアナログ要素が占める割合が大きいため,デジタル部の集積化が進んでも,アナログ要素がチップ上で大きな面積を必要とする。また,ループ・フィルタ等のアナログ要素の最適化には一義的な手法がなく,設計の負担が大きいという問題もある。そこで本研究では,同期比較動作によって,ループ特性を簡略化した新規PLLアーキテクチャを提案した。提案手法では,ループ特性の次数を低減することにより,複雑なループ・フィルタを簡略化して,アナログ要素をデジタルに置き換えることが可能となるので,回路の面積を削減し,設計負担の低減を実現することができる。本論文では,この提案する周期比較方式のPLLアーキテクチャに関して,数式モデルを与えてその動作を解析した。そして,提案するPLL回路の試作・測定を行い,その基本的な動作を確認することに成功した。

シソーラス用語： *位相同期ループ ,  改良 ,  位相同期 ,  数学モデル ,  *コンパレータ ,  *位相比較器
準シソーラス用語： 高精度化 ,  *位相周波数比較器

分類 (1件)： 周波数変換回路  (NC05030J)

引用文献 (19件)：

• (1) R. Bogdan, et. al.: “All-digital PLL and GSM/EDGE transmitter in 90nm CMOS”, IEEE International Digest of Technical Papers, Solid-State Circuits Conference. Vol. 48, pp. 316-317 (2005-2)
• (2) H. Kobayashi, et. al.: “Review of All Digital PLL”, 2009 Microwave Workshops and Exhibition (2009-11)
• (3) M. Fujishima: “Millimeter-Wave CMOS Circuits Aiming Terahertz Application”, IEICE Technical Report, ED2009-11 Vol. 109, No. 313, pp. 1-6 (2009-11) (in Japanese)
• 藤島 実:「テラヘルツ領域を目指すミリ波CMOS回路」,電子情報通信学会技術研究報告,電子デバイスVol. 109, No. 313, pp. 1-6 (2009-11)
• (4) Y. Makihara, M. Ikebe, and E. Sano: “Evaluation of Digitally Controlled PLL by Clock-Period Comparison”, IEICE Transactions on Electronics, E90-C(6):pp. 1307-1310 (2007)

タイトルに関連する用語 (5件)： 位相変動 ,  検出回路 ,  周期 ,  PLL ,  高精度化