特許
J-GLOBAL ID：201103001485994270

不揮発性半導体メモリのウェル電圧設定回路およびそれを備えた半導体メモリ装置

発明者：
平野 恭章

平野 恭章 について

, 
河内 修一郎

河内 修一郎 について

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関口 善久

関口 善久 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (2件)： 青山 葆 ,  山崎 宏
公報種別：特許公報
出願番号（国際出願番号）：特願2001-054391
公開番号（公開出願番号）：特開2002-261240
特許番号：特許第3883391号
出願日： 2001年02月28日
公開日（公表日）： 2002年09月13日
請求項（抜粋）：
【請求項1】 制御ゲートと浮遊ゲートとドレインとソースを有し、電気的に情報の書き込みと消去が可能な浮遊ゲート電界効果トランジスタが、メモリセルアレイを形成するように行と列が配置され、各行中の浮遊ゲート電界効果トランジスタの制御ゲートに接続される複数の行線と各列中の浮遊ゲート電界効果トランジスタのドレインに接続される複数の列線を有する各ブロック内で、各浮遊ゲート電界効果トランジスタのソースに共通に接続されるソース線を有する不揮発性半導体メモリのウェル電圧設定回路であって、 ファウラー・ノーデハイムトンネル現象を用いチャネル消去によって、上記メモリセルアレイを、ブロック単位で消去する消去動作において、 上記浮遊ゲート電界効果トランジスタに消去パルスを印加するときに、消去すべきブロックのメモリセルアレイが配置され、チャネル領域を形成しているウェルに、第1の電圧を印加する第1の電圧供給回路と、 上記消去パルスを印加した後、および、書き込み時と読み出し時に、上記ウェルに基準電圧を印加する第2の電圧供給回路と、 上記消去パルスを印加した後のシャットダウンシーケンスにおいて、上記第2の電圧供給回路の入力電源線に基準電圧を供給する能力が、書き込み時と読み出し時に比べて、小さくなる第4の電圧供給回路とを備え、 上記第2の電圧供給回路が上記ブロック毎に配置され、かつ、上記第4の電圧供給回路が全ブロックに対して1つだけ設置されると共に、上記第2の電圧供給回路は上記入力電源線に供給された電圧を上記ウェルに印加することを特徴とする不揮発性半導体メモリのウェル電圧設定回路。
IPC (1件)：
G11C 16/02 ( 200 6.01)
FI (1件)：
G11C 17/00 612 Z
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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