特許
J-GLOBAL ID：201103002145730704

表示装置およびその製造方法

発明者：
若木 政利

若木 政利 について


出願人/特許権者：
パナソニック液晶ディスプレイ株式会社

パナソニック液晶ディスプレイ株式会社 について


代理人 (3件)： 秋田 収喜 ,  近野 恵一 ,  特許業務法人はるか国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2010-054122
公開番号（公開出願番号）：特開2011-187859
出願日： 2010年03月11日
公開日（公表日）： 2011年09月22日
要約：
【課題】 ボトムゲート構造のTFTを有する表示装置の生産性の低下を抑えるとともに、表示特性の劣化を抑える。【解決手段】 複数の薄膜トランジスタが形成された基板を有する表示パネルを備え、前記薄膜トランジスタは、前記基板の上にゲート電極、ゲート絶縁膜、半導体膜の順に積層され、かつ、前記半導体膜の上にはソース電極の一部または全部およびドレイン電極の一部または全部がコンタクト膜を介して積層されており、前記コンタクト膜は、前記半導体膜と前記ソース電極との間に介在する部分および前記半導体膜と前記ドレイン電極との間に介在する部分を除いた部分が酸化されている表示装置であって、それぞれの前記コンタクト膜は、前記半導体膜と接している面の反対側が凹凸を有する曲面であり、かつ、最小膜厚が3nm以下、最大膜厚が4nm以上である表示装置。【選択図】 図2
請求項（抜粋）：
複数の薄膜トランジスタが形成された基板を有する表示パネルを備え、 前記薄膜トランジスタは、前記基板の上にゲート電極、ゲート絶縁膜、半導体膜の順に積層され、かつ、前記半導体膜の上にはソース電極の一部または全部およびドレイン電極の一部または全部がコンタクト膜を介して積層されており、 前記コンタクト膜は、前記半導体膜と前記ソース電極との間に介在する部分および前記半導体膜と前記ドレイン電極との間に介在する部分を除いた部分が酸化されている表示装置であって、 それぞれの前記コンタクト膜は、前記半導体膜と接している面の反対側が凹凸を有する曲面であり、かつ、最小膜厚が3nm以下、最大膜厚が4nm以上であることを特徴とする表示装置。
IPC (5件)：
H01L 29/786 ,  H01L 21/336 ,  G02F 1/136 ,  H01L 51/50 ,  H05B 33/10
FI (9件)：
H01L29/78 616T ,  H01L29/78 616L ,  H01L29/78 618E ,  H01L29/78 618B ,  H01L29/78 616V ,  H01L29/78 619A ,  G02F1/1368 ,  H05B33/14 A ,  H05B33/10
Fターム (58件)：
2H092JA26 ,  2H092JA28 ,  2H092JA44 ,  2H092KA04 ,  2H092KA05 ,  2H092KA07 ,  2H092KA10 ,  2H092KA24 ,  2H092MA23 ,  2H092NA27 ,  3K107AA01 ,  3K107BB01 ,  3K107CC21 ,  3K107CC45 ,  3K107EE04 ,  3K107FF15 ,  3K107GG23 ,  5F110AA03 ,  5F110AA16 ,  5F110BB01 ,  5F110CC07 ,  5F110DD02 ,  5F110EE02 ,  5F110EE03 ,  5F110EE44 ,  5F110FF02 ,  5F110FF03 ,  5F110FF09 ,  5F110FF30 ,  5F110GG01 ,  5F110GG02 ,  5F110GG14 ,  5F110GG15 ,  5F110GG19 ,  5F110GG25 ,  5F110GG45 ,  5F110HK04 ,  5F110HK06 ,  5F110HK09 ,  5F110HK15 ,  5F110HK16 ,  5F110HK21 ,  5F110HK25 ,  5F110HK28 ,  5F110HK35 ,  5F110HK41 ,  5F110HK42 ,  5F110HM02 ,  5F110NN02 ,  5F110NN12 ,  5F110NN23 ,  5F110NN24 ,  5F110NN35 ,  5F110NN37 ,  5F110NN71 ,  5F110NN72 ,  5F110NN73 ,  5F110QQ02
引用特許：
審査官引用 (2件)

前のページに戻る

TOP

BOTTOM