特許
J-GLOBAL ID：201103002977731212
半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
特許業務法人原謙三国際特許事務所
公報種別：特許公報
出願番号（国際出願番号）：特願平11-318485
公開番号（公開出願番号）：特開2001-135786
特許番号：特許第3763385号
出願日： 1999年11月09日
公開日（公表日）： 2001年05月18日
請求項（抜粋）：
【請求項1】 複数のバウンダリスキャンテストに対応した半導体集積回路チップを一体に封止して成る半導体装置において、
各チップにおけるコアロジックの各入出力端にそれぞれ介在されるテスト用レジスタと、
第1段目のチップに搭載され、チップをテストするために前記各テスト用レジスタを制御する制御回路ならびに該制御回路に接続されるテスト命令・データの中継入出力端、および該制御回路から出力されるテストに使用する信号の出力端とを含み、
一体に封止された内部で、該装置のテスト命令・データ入力端および出力端が前記第1段目のチップのテスト命令・データ入力端および中継出力端にそれぞれ接続され、該第1段目のチップの前記テスト命令・データ出力端が次段のチップのテスト命令・データ入力端に接続され、以降前段側のチップのテスト命令・データ出力端が後段側のチップのテスト命令・データ入力端に縦続接続され、最終段のチップのテスト命令・データ出力端が前記第1段目のチップの中継入力端に接続されてループが形成されているとともに、
該装置の前記テストに使用する信号の入力端が前記第1段目のチップのテストに使用する信号の入力端に接続され、該第1段目のチップの前記テストに使用する信号の出力端が残余のチップにおける前記テストに使用する信号の入力端に接続されていることを特徴とする半導体装置。
IPC (7件)：
G01R 31/28 ( 200 6.01)
, H01L 21/66 ( 200 6.01)
, H01L 25/18 ( 200 6.01)
, H01L 25/07 ( 200 6.01)
, H01L 25/065 ( 200 6.01)
, H01L 21/822 ( 200 6.01)
, H01L 27/04 ( 200 6.01)
G01R 31/28 G
, H01L 21/66 E
, H01L 25/08 Z
, H01L 27/04 T
