特許
J-GLOBAL ID：201103005624789518

半導体集積回路の等価性検証方法

発明者：
加 藤 英 晃

加 藤 英 晃 について

, 
桑 野 勝 利

桑 野 勝 利 について


出願人/特許権者：
東芝マイクロエレクトロニクス株式会社

東芝マイクロエレクトロニクス株式会社 について

, 
株式会社東芝

株式会社東芝 について


代理人 (4件)： 佐藤 一雄 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘
公報種別：特許公報
出願番号（国際出願番号）：特願平11-011981
公開番号（公開出願番号）：特開2000-207443
特許番号：特許第3813754号
出願日： 1999年01月20日
公開日（公表日）： 2000年07月28日
請求項（抜粋）：
【請求項1】 基準となる基準側回路および検査される検査側回路の各々のネットリストに基づいて各々の回路において、直列に接続された素子を直列の仮想素子に変換する直列縮約処理および並列に接続された素子を並列の仮想素子に変換する並列縮約処理をコンピュータによって行うステップと、 前記直列縮約処理および並列縮約処理が行われた前記基準側回路および検査側回路に複合ゲート縮約処理をコンピュータによって行うステップと、 を備え、 前記複合ゲート縮約処理は、並列の仮想素子の入力側に複数の直列の仮想素子が接続され、これら直列の仮想素子の入力側に共通の信号が入力されていた場合に、新しい直列の仮想素子と新しい並列の仮想素子をコンピュータによって追加し、共通の入力信号のある前記直列の仮想素子の出力をコンピュータによって新しい前記並列の仮想素子の入力に接続し直し、新しい前記並列の仮想素子の出力と元の直列の仮想素子に共通に入力されていた信号をコンピュータによって新しい前記直列の仮想素子の入力に接続し、新しい直列仮想素子の出力をコンピュータによって元の並列仮想素子の入力に接続するステップを備えたことを特徴とする半導体集積回路の等価性検証方法。
IPC (1件)：
G06F 17/50 ( 200 6.01)
FI (2件)：
G06F 17/50 666 G ,  G06F 17/50 666 A
引用特許：
出願人引用 (8件)
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