特許
J-GLOBAL ID：201103006216978287
マトリクススイッチ
発明者：
,
出願人/特許権者：
代理人 (5件)：
鈴江 武彦
, 河野 哲
, 中村 誠
, 村松 貞男
, 橋本 良郎
公報種別：特許公報
出願番号（国際出願番号）：特願2000-581782
特許番号：特許第3660591号
出願日： 1999年11月09日
請求項（抜粋）：
【請求項1】n本の入力ラインそれぞれのビットシリアルデータをiビットパラレル変換するn個の第1のパラレル変換部と、前記第1のパラレル変換部でiビットパラレル変換したデータのk(1≦k≦i)ビット目をi本の入力ライン分多重化するi個の第1の多重化部とを含むブロックを前処理基本ブロックとし、j個の前記前処理基本ブロック(n=i×j:但しn,i,j,kはすべて自然数)を有する前処理部と、前記前処理部のj個の前記前処理基本ブロックからそれぞれ出力されたj本の入力ラインのデータを入力し、iビットパラレル変換するj個の第2のパラレル変換部と、前記第2のパラレル変換部でiビットパラレル変換したi×j個のデータから1つのデータを選択するm個の選択部と、前記選択部で選択したデータをi本多重化するq個の第2の多重化部とを基本ブロックとし、i個の前記基本ブロック(但しm,qはすべて自然数)を有するマトリクススイッチ部と、前記マトリクススイッチ部より出力されるq×iのデータをiビットパラレル変換する第3のパラレル変換部と、前記第3のパラレル変換部でiビットパラレル変換したデータのkビット目をi本の入力ライン分多重化する第3の多重化部とを基本ブロックとし、q個の前記基本ブロック(m=i×q)を有する後処理部とを備えたことを特徴とするマトリクススイッチ。
IPC (1件)：
FI (1件)：
引用特許：
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