特許

J-GLOBAL ID：201103011499353311

半導体スタティックメモリ

発明者： 高橋 弘行
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 稲垣 清
公報種別：特許公報
出願番号（国際出願番号）：特願平11-062924
公開番号（公開出願番号）：特開2000-260186
特許番号：特許第3291728号
出願日： 1999年03月10日
公開日（公表日）： 2000年09月22日
請求項（抜粋）：

【請求項1】 夫々が一対のPチャネル型トランスファトランジスタ及び一対のNチャネル型ドライバトランジスタを有し、前記一対のトランスファトランジスタを介して列方向に延びる一対のデジット線に接続される複数のメモリセルと、行方向に配列されるメモリセルの前記一対のトランスファトランジスタを駆動するワード線に信号電圧を供給するワード線ドライバとを備え、前記デジット線から流れる前記一対のトランスファトランジスタのオフ電流によって前記メモリセルの一対の記憶ノードの電位を保持する型式の半導体メモリ装置において、前記トランスファトランジスタ及び前記ドライバトランジスタと夫々、同じ導電型で且つ同じトランジスタ特性を有する第1トランジスタ及び第2トランジスタが直列接続ノードで相互に直列に接続された直列回路から成り、前記第1トランジスタのゲートが前記直列接続ノードに接続され、前記第2トランジスタのゲートがソースに接続され、前記直列回路が2つの電源ラインの間に接続された基準電圧発生回路を備え、前記メモリセルのデータ保持期間には、前記直列接続ノードの電位を前記ワード線の信号電圧として与え、該直列接続ノードによって前記トランスファトランジスタと前記ドライバトランジスタとの間のセルレシオを定めることを特徴とする半導体メモリ装置。

IPC (2件)：

G11C 11/418 ,  H01L 27/10 371

FI (2件)：

H01L 27/10 371 ,  G11C 11/34 301 B

引用特許：

審査官引用 (3件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平7-124029   出願人：三洋電機株式会社
• 特開昭59-172194
  
• 特開昭59-172194