特許

J-GLOBAL ID：201103014597975745

コンピュータ・システム

発明者： ダグラス・クレイグ・ボッセン ,  ケビン・アーサー・チャロット ,  ナムラザ・ラジャセカライア・ジャイシマ ,  アヴィジト・サハ
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレーション
代理人 (2件)： 坂口 博 ,  市位 嘉宏
公報種別：特許公報
出願番号（国際出願番号）：特願平11-114792
公開番号（公開出願番号）：特開2000-099406
特許番号：特許第3663317号
出願日： 1999年04月22日
公開日（公表日）： 2000年04月07日
請求項（抜粋）：

【請求項1】 複数の値を記憶するメモリ手段と、前記メモリ手段のそれぞれのアドレスに関連付けられる1つ以上の値を記憶するキャッシュ手段を含む、プログラム命令を処理するプロセッサ手段と、前記プロセッサ手段を前記メモリ手段に相互接続する手段と、 前記プロセッサ手段を制御するオペレーティング・システムと、 前記キャッシュ手段内のキャッシュ・パリティ・エラーを処理する処理手段とを備え、 当該処理手段が、 関連データ記憶割込みハンドラを有するデータ記憶割込みサービスを定義する手段と、 関連ロード命令の実行に応答して、前記キャッシュ・パリティ・エラーを検出する手段と、 前記キャッシュ・パリティ・エラーが検出されたことに応答して、データ記憶割込みを生成する手段と、 データ記憶割込みステータス・レジスタにより、前記データ記憶割込みサービスに対し、前記データ記憶割込みが前記キャッシュ・パリティ・エラーの結果であることを示す手段と、 前記プロセッサ手段のコンテキストを同期させる同期手段とを含み、 前記同期手段が、前記キャッシュ・パリティ・エラーの結果として生成される前記データ記憶割込みに応答して、前記プロセッサ手段のマシン・ステータス・レジスタ内に、前記関連ロード命令を指し示すポインタをロードすることにより、前記関連ロード命令に先行する全ての命令が既に実行を完了し、前記関連ロード命令に続くいずれの命令も実行を開始していないようにするとともに、前記キャッシュ内の、前記キャッシュ・パリティ・エラーに関連付けられるキャッシュ・ブロックをフラッシュし、 前記関連データ記憶割込みハンドラによる前記データ記憶割込みの処理からの復帰の際に、前記関連ロード命令から前記プロセッサ手段のオペレーションが再開されるようにした、コンピュータ・システム。

IPC (4件)：

G06F 12/16 ,  G06F 9/48 ,  G06F 11/10 ,  G06F 12/08

FI (4件)：

G06F 12/16 310 E ,  G06F 11/10 320 F ,  G06F 12/08 541 Z ,  G06F 9/46 452 J

引用特許：

審査官引用 (1件)

• キャッシュメモリ装置
  公報種別：公開公報   出願番号：特願平6-037027   出願人：富士通株式会社