特許
J-GLOBAL ID：201103015687748515

半導体素子の多層配線構造の製造方法

発明者：
ジン ヨウン ヨーン

ジン ヨウン ヨーン について

, 
ヨウン チュル キム

ヨウン チュル キム について


出願人/特許権者：
株式会社ハイニックスセミコンダクター

株式会社ハイニックスセミコンダクター について


代理人 (3件)： 三枝 英二 ,  掛樋 悠路 ,  松本 公雄
公報種別：特許公報
出願番号（国際出願番号）：特願平11-133442
公開番号（公開出願番号）：特開平11-354639
特許番号：特許第4565678号
出願日： 1999年05月14日
公開日（公表日）： 1999年12月24日
請求項（抜粋）：
【請求項1】 半導体基板上に形成された下部導電層パターンの上面に、第1絶縁膜、第1食刻終了膜、第2絶縁膜及び第2食刻終了膜を順に形成する工程と、 第1感光膜パターンを用いて、前記第2食刻終了膜、前記第2絶縁膜及び前記第1食刻終了膜をエッチングすることにより、底部に前記第1絶縁膜が露出したトレンチを形成する工程と、 前記第1感光膜パターンを除去した後、前記トレンチの底部からの厚さが850〜1050nmになるように、前記第2食刻終了膜の上面及び前記トレンチの内部を含む全面に第2感光膜を形成する工程と、 前記トレンチ部における前記第2感光膜の厚さ850〜1050nmの中間地点に焦点を合わせて露光し、前記第2感光膜をエッチングすることにより、ビアホールエッチング用の楕円形の開放部を有し、前記第1絶縁膜の上面を露出させた第2感光膜パターンを形成する工程と、 前記第2感光膜パターンを用いて、露出された前記第1絶縁膜をエッチングすることにより、前記下部導電層パターンの一部を露出させたビアホールを形成する工程と、 前記第2感光膜パターンを除去した後、前記ビアホール及び前記トレンチ内に導電性物質を充填することにより、上部導電層パターン、及び前記下部導電層パターンと前記上部導電層パターンとの連結部を形成する工程と、 を順に行うことを特徴とする半導体素子の多層配線構造の製造方法。
IPC (3件)：
H01L 21/768 ( 200 6.01) ,  H01L 21/8242 ( 200 6.01) ,  H01L 27/108 ( 200 6.01)
FI (2件)：
H01L 21/90 A ,  H01L 27/10 625 Z
引用特許：
審査官引用 (5件)
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