特許
J-GLOBAL ID：201103016656222147
遅延調整セルおよびそれを用いた半導体回路の設計方法
発明者：
出願人/特許権者：
代理人 (1件)：
池内 寛幸 (外1名)
公報種別：特許公報
出願番号（国際出願番号）：特願平11-330216
公開番号（公開出願番号）：特開2001-148424
特許番号：特許第3441413号
出願日： 1999年11月19日
公開日（公表日）： 2001年05月29日
請求項（抜粋）：
【請求項1】 入力信号の波形を整形するための波形整形用インバーターと、前記波形整形用インバーターの出力端子に入力端子が接続され、各々一定の遅延時間を有するn個(nは自然数)の第1の遅延調整用インバーターを含む第1の遅延調整用インバーター群と、前記波形整形用インバーターの出力端子に入力端子が接続され、各々異なる遅延時間を有し各々前記第1の遅延調整用インバーターと並列接続されたn個の第2の遅延調整用インバーターを含む第2の遅延調整用インバーター群と、前記第1および第2の遅延調整用インバーター群の出力端子に入力端子が接続され、前記第1及び第2の遅延調整用インバーター群における最終段の第1及び第2の遅延調整用インバーターに対する一定負荷確保用インバーターと後続の回路に対する駆動能力確保用インバーターの2段のインバーターを含む出力バッファーとを備え、前記第1の遅延調整用インバーターは各々、遅延時間dを有し、前記第2の遅延調整用インバーターは各々、遅延時間d+Δdからd+2n-1Δdを有し、前記並列接続された第1の遅延調整用インバーターと第2の遅延調整用インバーターのいずれかを配線変更により選択し、Δd刻みに遅延時間の調整を行うことを特徴とする遅延調整セル。
IPC (1件)：
FI (1件)：
引用特許：
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