特許
J-GLOBAL ID：201103023337615930
半導体集積回路装置の設計方法
発明者：
出願人/特許権者：
代理人 (10件)：
前田 弘
, 小山 廣毅
, 竹内 宏
, 嶋田 高久
, 竹内 祐二
, 今江 克実
, 藤田 篤史
, 二宮 克也
, 原田 智雄
, 井関 勝守
公報種別：特許公報
出願番号（国際出願番号）：特願2000-349938
公開番号（公開出願番号）：特開2002-157291
特許番号：特許第3907398号
出願日： 2000年11月16日
公開日（公表日）： 2002年05月31日
請求項（抜粋）：
【請求項1】機能を格納する第1の記憶装置と、上記機能用のテストベンチを格納する第2の記憶装置と、機能を有するIPを格納する第3の記憶装置と、HWモデルとSWモデルとを含むアーキテクチャモデルを格納する第4の記憶装置を有する半導体集積装置の設計システムによる半導体集積回路装置の設計方法であって、
各々ある機能を有する複数のIPを、上記機能を有するIPを格納する第3の記憶装置に格納するステップ(a)と、
ある仕様を満たすための機能群構造を、上記機能を格納する第1の記憶装置及び上記機能用のテストベンチを格納する第2の記憶装置から構築するステップ(b)と、
上記第3の記憶装置から上記機能群構造中の各機能について、当該機能を有するIPを選択して取り出して、上記機能群構造中の各機能と置き換えるステップ(c)と、
上記IPを機能ブロックレベルに階層展開するステップ(d)と、
上記階層展開された各機能ブロックごとに、当該機能ブロックの実現化対象を、上記アーキテクチャモデルを格納する第4の記憶装置中のHWモデルとSWモデルとに割り当てるように分割するステップ(e)と、
上記ステップ(e)の後、割り当てられた上記機能群構造中の各機能ブロックのHWモデルとSWモデルとへの割り当てを決定するための動的性能解析を行なうステップ(f)とを含み、
上記ステップ(f)では、ある機能ブロックをHWに割り当てたときのCPUの負荷率がある下限値よりも小さいときは、当該機能ブロックの割り当てがSWに切り換えられることを特徴とする半導体集積回路装置の設計方法。
IPC (4件)：
G06F 17/50 ( 200 6.01)
, H01L 21/82 ( 200 6.01)
, H01L 21/822 ( 200 6.01)
, H01L 27/04 ( 200 6.01)
G06F 17/50 654 M
, G06F 17/50 654 G
, G06F 17/50 654 K
, G06F 17/50 652 C
, G06F 17/50 658 T
, G06F 17/50 664 A
, G06F 17/50 666 T
, G06F 17/50 666 X
, G06F 17/50 668 A
, H01L 21/82 B
, H01L 21/82 C
, H01L 27/04 U
