特許
J-GLOBAL ID：201103027514305527
ヒューズ検出回路およびその集積回路メモリ
グレン・イー・スターンズ
, グレン・イー・スターンズ について
ステファン・ティー・フラナガン
,
ステファン・ティー・フラナガン について
出願人/特許権者：
フリースケール セミコンダクター インコーポレイテッド
フリースケール セミコンダクター インコーポレイテッド について
代理人 (1件)： 桑垣 衛
公報種別：特許公報
出願番号（国際出願番号）：特願2000-048621
公開番号（公開出願番号）：特開2000-251493
特許番号：特許第4624516号
出願日： 2000年02月25日
公開日（公表日）： 2000年09月14日
請求項（抜粋）：
【請求項1】 ヒューズ検出回路であって、
ヒューズ(208)がオープン回路であることを検出することに応答して、第1差動電圧レベルを第1及び第2ノードにおいて生成し、またヒューズがショート回路であることを検出することに応答して、第2差動電圧レベルを前記第1及び第2ノードにおいて生成するヒューズ状態検出段(202)であって、前記ヒューズ状態検出段は、前記ヒューズの電圧降下を、前記ヒューズ検出回路に印加される電源電圧とは無関係な絶対値に制限する、前記ヒューズ状態検出段(202)と、
前記ヒューズ状態検出段(202)の前記第1及び第2ノードに結合され、前記第1差動電圧レベルに従って第1論理状態の出力信号を生成し、前記第2差動電圧レベルに従って第2論理状態の出力信号を生成する増幅段(204)と、
前記増幅段に接続され、前記増幅段から前記出力信号を入力し、前記出力信号の論理状態をラッチするラッチ段(206)と、
を備え、
前記ヒューズ状態検出段(202)は、
第1電源電圧端子に接続された第1電流電極と、第2電流電極と、該第2電流電極に接続された制御電極とを有する第1トランジスタ(216)と、
前記第1電源電圧端子に接続された第1電流電極と、第2電流電極と、前記第1トランジスタの制御電極に接続された制御電極とを有する第2トランジスタ(220)と、
前記第1トランジスタの前記第2電流電極に接続された第1端子と、第2端子とを有し、第1抵抗値を有する第1抵抗(212)であって、前記第1ノードが前記第1トランジスタの前記第2電流電極と前記第1抵抗の前記第1端子との間に形成される、前記第1抵抗(212)と、
前記第1抵抗の第2端子に接続された第1端子と、第2端子とを有し、第2抵抗値を有する第2抵抗(214)であって、前記ヒューズは、前記第1ノードに接続された第1端子と、前記第2抵抗の前記第2端子に接続された第2端子とを有する、前記第2抵抗(214)と、
前記第2トランジスタの前記第2電流電極に接続された第1端子と、第2端子とを有し、前記第1抵抗値と前記第2抵抗値との和よりも小さな第3抵抗値を有する第3抵抗(218)であって、前記第2ノードが前記第2トランジスタの前記第2電流電極と前記第3抵抗の前記第1端子との間に形成される、前記第3抵抗(218)と、
前記第2抵抗及び前記第3抵抗の両方の前記第2端子に接続された第1電流電極と、バイアス電圧を入力するための制御電極と、第2電源電圧端子に接続された第2電流電極とを有する第3トランジスタ(222)とを含むことを特徴とするヒューズ検出回路。
IPC (1件)：
FI (1件)：
引用特許：
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